半导体制造:跟随还是超越摩尔定律

  作者:李健 时间:2011-09-29来源:电子产品世界

  Synopsys公司战略联盟总监Kevin Kranen认为企业纷纷向先进工艺迁移的主要原因有三点。

  

 

  成本/晶片面积/集成度:目标实现智能电话、平板电脑和智能电视等终端产品的物料(BOM)成本最低化。GF预计,他们的28SLP工艺密度是传统40LP工艺的两倍。通过将应用处理器、图形、内存控制器、视频编码/解码、标准连线接口(USB、MIPI)和标准无线接口(WiFi、蓝牙和LTE)集成在单一的系统级芯片上,企业可以大幅降低终端产品成本,并且可以制造出更小更薄的产品。集成后降低成本/缩小体积带来好处的例证之一就是iPad 2使用的Apple A5。通过目前在45nm中的应用,集成使苹果公司产品与分立式芯片相比在成本、性能和外形方面具有显著优势。

  功耗:集成的诸多好处和使用高阶节点有助于降低功耗和延长电池寿命。GF估计,与传统的40G工艺相比,在指定速度下,他们的28HPP工艺每个交换机使用的功耗减少了一半,待机功率也只有30%。

  性能:设计人员还可以在相同有效功率下从设计部分提高性能。与40LP工艺相比,GF的28SLP速度提高了80%。

  新工艺新挑战

  新工艺带来新竞争优势的同时,将许多设计和制造上的挑战也带给整个业界,为此,要求设计者与EDA(电子设计自动化)和晶圆厂之间保持良好的合作以应对全新的设计和制造挑战。随着半导体工业按照摩尔定律的规则,力争使芯片上集成的晶体管数量成倍增加,新的技术挑战在不断涌现。在不牺牲功耗甚至降低功耗的前提下,提高处理性能是半导体厂商亟待解决的另一项技术挑战,这就需要整个产业链的通力协作。

  随着芯片特征尺寸缩小,因为20nm以下制程的分散性,寄生效应和器件可变性增强。理解这些新的效应并如何有效地给它们建模是芯片设计的一大挑战。Jean-Marc Chery介绍,意法半导体与所有的主要的EDA企业密切合作,为客户提供设计工具,帮助客户克服新技术节点带来的设计复杂性问题。事实上,处理好设计复杂性增加问题,能够为客户提供有效的设计工具,保证甚至缩短客户基于新技术节点的产品上市时间,是半导体公司要解决的最大挑战之一。事实上,对于30nm以下制程,能够克服这些挑战的主要芯片厂商的数量正在减少,当然,意法半导体是这些为数不多的主要厂商之一。

  新的工艺离不开出色的EDA工具,工具开发商在高阶工艺阶段面临三项高层次的挑战,另外还有几个相关的具体问题和解决方案。这方面的挑战包括:管理日益复杂的系统级芯片(SoC)的几何体积越小,意味着系统级芯片内容越多,复杂程度越高;改善系统级架构验证和实施,更多地使用预验证、易于集成的商业IP(知识产权)以及采用更好更高效的验证方法;提高实施、签核与验证的准确性以及改善吞吐量/上市时间/风险。

  谈及对SoC(系统级芯片)设计师在新的节点中将会遇到的工具和方法的转变, Kevin Kranen认为,新节点面临的挑战各不相同:32nm和28nm的EDA工具需求相同,其所面临的主要挑战包括以下几方面。

  

1 2 3 4

关键词: 半导体 晶圆 201108

加入微信
获取电子行业最新资讯
搜索微信公众号:EEPW

或用微信扫描左侧二维码

相关文章

查看电脑版