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　　SNRJitter[dBc]=-20×log(2π×fIN×tJitter) (2)

　　正如我们预计的那样，利用固定数量的时钟抖动，SNR 随输入频率上升而下降。图 4 描述了这种现象，其显示了 400 fs 固定时钟抖动时一个 14 位管线式转换器的 SNR。如果输入频率增加十倍，例如：从 10MHz 增加到 100MHz，则时钟抖动带来的最大实际 SNR 降低 20dB。

　　

　　如前所述，限制 ADC SNR 的另一个主要因素是 ADC 的热噪声，其不随输入频率变化。一个 14 位管线式转换器一般有 ~70 到 74 dB 的热噪声，如图 4 所示。我们可以在产品说明书中找到 ADC 的热噪声，其相当于最低指定输入频率(本例中为 10MHz)的 SNR，其中时钟抖动还不是一个因素。

让我们来对一个具有 400 fs 抖动时钟电路和 ~73 dB 热噪声的 14 位 ADC 进行分析。低输入频率(例如：10MHz 等)下，该 ADC 的 SNR 主要由其热噪声定义。由于输入频率增加，400-fs 时钟抖动越来越占据主导，直到 ~300 MHz 时完全接管。尽管相比 10MHz 的 SNR，100MHz 输入频率下时钟抖动带来的 SNR 每十倍频降低 20dB，但是总 SNR 仅降低 ~3.5 dB(降至 69.5dB)，因为存在 73-dB 热噪声(请参见图 5)：

　　

　　现在，很明显，如果 ADC 的热噪声增加，对高输入频率采样时时钟抖动便非常重要。例如，一个 16 位 ADC 具有 ~77 到 80 dB 的热噪声层。根据图 4 所示曲线图，为了最小化 100MHz 输入频率 SNR 的时钟抖动影响，时钟抖动需为大约 150 fs 或更高。

　　确定采样时钟抖动

　　如前所述，采样时钟抖动由时钟的计时不准(相位噪声)和 ADC 的窗口抖动组成。这两个部分结合组成如下：

　　

　　我们在产品说明书中可以找到 ADC 的孔径口抖动 (aperture jitter)。这一值一般与时钟振幅或转换速率一起指定，记住这一点很重要。低时钟振幅带来低转换速率，从而增加窗口抖动。

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