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缺陷成团时芯片内备份电路的优化布局原则

每种冗余容错方式，在FPGA的矩形(含正方形) 芯片内实现时，可以选择不同的布局方案。应用本章提出的策略，针对常用的几种冗余容错方式，从可靠性角度提出了最佳的一个布局方案。

图5(a)是单模块单备份容错形式。按图5(b)所示，将主、备份电路沿芯片对角线布置，可以获得最低的失效率。切换电路布置在与主、备份电路距离相同的位置上，保证切换电路的两路输入信号时延基本相同。主、备份电路的输入分别从就近的芯片引脚输入，避免占用内部大量的互连资源。两引脚再通过PCB板上的印制线相连。

图5 　单模块单备份容错形式布局

布局、时延与资源利用率

依据本章提出的策略进行布局，冗余容错模块之间存在较大的空间，在这空间里可以布置其他功能电路。但是冗余容错模块之间的长距离信号连接需要消耗FPGA内有限的连线资源，往往由于连线资源消耗殆尽，无法继续布置其他的功能电路，从而降低了芯片逻辑资源的利用率。因此，冗余容错模块可靠性的提升也是以牺牲资源为代价的。解决这一问题的一个有效办法是利用FPGA丰富的输入输出管脚资源，将片内的长线连接改为片外PCB板印制导线的连接。

无论是片内的还是片外的长线连接，都势必引起较大的信号时延，这会限制电路的最高工作频率，但随着FPGA性能的不断改善，信号时延问题会逐步缓解。

结束语

基本FPGA的片内冗余容错将会是提高微小卫星可靠性的重要手段。随着FPGA规模的增大和集成密度的提高，内部缺陷发生的概率也在增大，因此研究缺陷成团性对片内冗余容错的影响，具有较重要的工程价值。后续工作需要研究缺陷成团对一些常用片内冗余容错方式如TMR的影响，提出相应的应对策略。在此基础上再进一步探讨在电子设计自动化环境下，高效实现应对缺陷成团性策略的方法。

关键词： FPGA 缺陷 电路 可靠性设计