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3．2 异步时钟域处理
很明显，同步接口模式下的控制器将涉及到较多的异步时钟域的通信，需要小心处理。首先，由于本文所设计的控制器中所有跨时钟域的单比特控制信号没有窄脉冲形式，因此均可以使用双D触发同步器作同步，此外涉及跨时钟域的数据缓冲需要使用异步FIFO。由于ONFI2．1规定的最快Timing Mode达到了200MB／s的数据速率，而涉及本文应用的连接Flash控制器的下一级模块消耗数据的速率为100MB／s，如果按照公式计算FIFO的深度，可如式(1)所示，其中的4KB是仿真实验所使用的仿真模型的页面(Page)大小。
4KB×(1-100MB／s÷200MB／s)=2KB (1)
这样大的FIFO将带来较大的硬件代价，考虑到NAND Flash的读写操作是可以暂停的，故本文将FIFO深度设为128，宽度为16bit。
如何判断异步FIFO的空满状态也是设计FIFO的难点。本文所使用的FIFO采用图10的结构，FIFO Memory模块采用寄存器组作为核心存储，这是由于本文应用环境下可能经常出现读空或写满的情况，这样会频繁遇到读写同一个地址，因此不适合用双端口SRAM作为FIFO的核心存储；WptrFull模块用于产生写指针和满标志；RptrEmpty模块用于产生读指针和读标志；此外还有两组同步器分别将写指针同步到读时钟域和读指针同步到写时钟域。跨时钟传送的读写指针都事先转换成格雷码，以避免亚稳态问题及提高可靠性。

由综合结果可知，最高工作频率达到了118MHz，满足ONFI标准100MHz频率、200MB／s的最快数据传输速率的要求，并有超过15％的裕量。因此，本文设计的NANDFlash控制器具有一定的实用价值。

5 结束语
本文设计了一种满足ONFI2．1标准要求的NANDFlash控制器，并通过了功能仿真和综合。该控制器既可以在传统的异步模式下工作，也可以在同步模式下工作，并达到了ONFI标准要求的200MB／s的数据读写速率。达到了最初的设计目的，对其他的NAND Flash控制器设计具有参考意义。

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关键词： Flash 控制器 设计 NAND 模式 ONFI 同步 支持