电子产品世界

楷登电子（美国Cadence公司）近日宣布扩充其系统 IP 产品组合，新增了 Cadence® Janus™ Network-on-Chip（NoC）。随着当今计算需求的不断提高，更大、更复杂的系统级芯片（SoC）和分解式多芯片系统在市场上迅速普及，硅组件内部和硅组件之间的数据传输变得越来越具有挑战性，功率、性能和面积（PPA）受到了影响。Cadence Janus NoC 能够以极低的延迟高效管理这些同步高速通信，帮助客户以更低的风险更快地实现其 PPA 目标。

“Cadence是IP和设计质量领域备受信赖的领导者，我们将继续加大投入，提升我们的基础接口和处理器 IP、系统 IP、软件和设计服务能力，帮助客户开发差异化的分解式设计。”Cadence高级副总裁兼芯片解决方案事业部总经理 Boyd Phelps 表示，“我们不断扩充的系统 IP 产品组合迎来了新的成员——Cadence Janus NoC，这是这一战略的重要里程碑。我们从 IP 提供商成长为 SoC 设计合作伙伴，为客户带来了更大的价值，使他们能够集中宝贵的工程资源，专注于实现芯片的差异化设计。”

Cadence Janus NoC依托Cadence值得信赖且久经考验的Tensilica^® RTL生成工具。客户可以使用Cadence广泛的软硬件产品组合对其NoC进行软件仿真和硬件仿真，并使用 Cadence 的系统性能分析工具（SPA）深入了解NoC的性能。该流程支持架构探索，有助于实现可满足产品需求的最佳NoC设计。NoC依托Cadence在IP和设计质量领域久负盛名的领导地位，由客户满意度遥遥领先的技术团队提供技术支持。

Cadence Janus NoC 可有效应对与当今复杂的 SoC 互连相关的布线拥塞和时序问题，这些问题在物理实现之前往往并不明显。Cadence 的第一代 NoC 不仅能满足当前最迫切的需求，还提供了一个有利于未来的创新平台，例如支持行业标准存储器和 I/O 一致性协议。目前该产品提供的功能和优势包括：

●   易于使用：Cadence 拥有功能强大、设计先进的图形用户界面（GUI），可轻松支持从小型子系统到完整 SoC 和未来多芯片系统的 NoC 配置。

●   加快产品上市：RTL 针对 PPA 经过优化，使 SoC 设计人员能够实现带宽和延迟目标。封包化信息可提高线路的利用率，减少线数量，降低时序收敛难度。

●   降低风险：NoC 的内置功耗管理、时钟域交叉和宽度匹配功能有助于降低设计的复杂性。

●   快速设计周转：Cadence 广泛的软件仿真和硬件仿真能力可实现早期架构探索，以便于快速验证 PPA 结果，确保配置满足设计要求。

●   可扩展架构：客户可以设计一个子系统，并在 NoC 的完整 SoC 环境中重复使用，以便将来在多芯片系统中重复使用。

●   灵活：Cadence NoC 兼容任何具有行业标准接口的 IP，包括 AXI4 和 AHB。

“我们很高兴看到 Cadence 通过投资系统级解决方案来扩充其 IP 产品组合。”Intel Foundry 副总裁兼生态系统技术办公室总经理 Suk Lee 表示，“NoC 对于当今 SoC 中的几乎所有子系统都至关重要，因此我们非常支持 Cadence 开发 NoC 产品，并期待他们未来继续扩充其 IP 产品组合。”

上市日期和相关资源

Cadence Janus NoC 预计将于 2024 年 7 月上市。

关键词： Cadence 系统IP NoC 电子系统连接性

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