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内容寻址存储器IP：

由于速度更快，能耗更低，且与用于执行大量搜索任务的应用程序的算法途径相比，占用芯片空间更小，因此这类IP大多作为TCAM（三进制）或BCAM（二进制）IP，用于搜索引擎类应用程序。通常情况下，搜索可在单个时钟周期内完成。TCAM和BCAM通常用于包转发、以太网地址过滤、路由查询、固件搜索、主机ID搜索、存储器去耦合、目录压缩、包分类以及多路高速缓存控制器等。

单晶体管SRAM：

这种结构虽然速度有所下降，但密度极高，可用于180 nm，160 nm，152 nm，130 nm，110 nm，90 nm以及65 nm流程。尤其适用于需要大量片上存储空间——大多大于256Kbit，但不需要极高的存取速度的ASIC/SoC程序，以及空间有限且存储器块存在泄露电流的设计。本结构可生成与SRAM工作原理相似的存储器阵列，但其基础为单晶体管/单电容（1T）存储单元（如动态RAM所用）。

由于采用了6T存储阵列，因此在相同的芯片空间上，单晶体管SRAM阵列的存储能力更强，但需要在系统控制器和逻辑层面，了解存储器的动态特性，并在刷新控制的提供上发挥积极作用。在某些情况下，为使其看起来像简单易用的SRAM阵列，也可能对DRAM及其自身控制器进行集成。通过高密度1T宏块与某些提供刷新信号的支持逻辑的整合，可使存储单元的动态特性透明化，设计师可在实施ASIC和SoC解决方案时，将存储器块作为静态RAM对待。

作为可获得许可IP，1T SRAM可从晶圆代工厂获得。但是，由于某些此类IP需要额外掩膜层（除标准CMOS层外），增加了晶圆成本，因而限制了晶圆代工厂的可选制造空间。为使额外的晶圆加工成本物有所值，芯片上采用的总DRAM阵列大小，通常必须大于50%的芯片空间。大部分可用DRAM宏均为硬宏单元，大小、长宽比以及接口的可选空间有限。

有一种单晶体管SRAM的特殊变体，采用了可通过标准批量CMOS流程制造的架构，因此，它既无需修改掩膜，也无需额外的流程步骤。此类IP宏块具有更高的成本效益（流程成本可节省15-20%），并且可在任何工厂进行加工，也可出于成本或生产能力等原因，改换加工工厂。这种解决方案提供了多种尺寸、长宽比和接口，可逐一指定相应的存储器编译器。对于系统的其余部分来说，生成的存储器块接口看起来就像静态RAM，但其密度（位/单元空间）是基于6T存储单元的存储器阵列的2倍（经过对作为空间计算一部分的全部支持电路的平均）。对于大型存储器阵列来说，支持电路所需全部空间所占百分比较小，存储器块的空间利用率也更高。

存储器编译器工具：

嵌入式存储器编译器的职责是，针对特定存储器应用程序的确切需求，量身定做基本的IP存储器宏单元。若适用范围足够广，编译器可允许设计师选择最优架构，自动生成存储器阵列，并精确确定优化程序所需的速度、密度、功率、成本、可靠性以及大小等因素。通过编译器的自动化操作，可降低非经常性工程成本，并可减少手动阵列优化相关的潜在错误。编译器不但可使客户的内核大小、接口以及长宽比均达到最理想数值，而且还可帮助他们最大限度地缩短上市时间。作为编译流程的一部分，编译器还可向设计师提供存储器阵列的电气、物理、仿真（Verilog）、BIST/DFT模型以及综合视图。


表2：嵌入式存储器IP的商业案例。

结论

为新的ASIC/SOC选择最优嵌入式存储器IP是设计决策的关键。设计师应了解适用于其特定应用程序的最佳存储器特性的所有关键参数，其寻求的存储器IP应具有足够的适应性，可满足目标SoC的各种需求。尽管有现成的免费存储器IP可供使用，但与可为特定应用程序提供更好特性的收费IP相比，它并不能总是提供最佳解决方案。

经过充分调试的存储器IP具有体积小、泄露功率低、动态能耗低、速度快等特点，可使设计师的解决方案进一步优化，不但可在产品的整个寿命周期内，带来上百万美元的结余，而且也使其芯片在竞争激烈的ASIC/SOC市场上，得到更好的差异化。

关键词： ASIC 嵌入式存储器 SoC IP