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成本

对于SoC/ASIC来说，为最大限度压缩成本，与次优IP（常称为“免费IP”）相比，设计师更愿选择“节省空间”的IP参数。尽管有许多存储器IP参数可供设计师免费选用，但在产品的整体收益性上，却并不总是存在经济性最好的解决方案。在很多情况下，与“免费”存储器IP相比，通过改善获批的嵌入式存储器IP的密度与性能来压缩制造成本，其效果更为显著。

在产品的整个寿命过程中，存储器体积的优化对量产成本的影响如表1所示。本表中，存储器IP所占用的芯片空间以百分比表示。可通过芯片成本、量产效率以及产品寿命，计算高密度存储器的成本压缩效果。节省的IP空间根据图4得出。从图中可以看出，1T和6T存储器的密度增量比值约为2：1.


表1：高密度IP与成本节约。

嵌入式存储器IP选用指南

为让您对存储器设计中的可选要素有一个了解，现将带有部分最先进功能的收费嵌入式存储器类型总结如下。

单端口（6T）和双端口（8T）SRAM IP：

由于这类存储器架构大多适用于主流CMOS制造流程，无需额外的流程环节，因此基于传统6T存储单元的静态RAM存储器块已成为ASIC/SoC制造中的主流。6T存储单元采用了经过实践检验的由晶圆代工厂生产的可用于高速度、低功耗设计的6T/8T位单元，是大规模程序或数据存储器块的理想器件。6T存储单元可用于存储能力从几位到几兆位的存储阵列。

根据设计师是采用针对高性能还是针对低功耗优化的CMOS流程，采用此种结构的存储阵列，经过设计，可满足多种不同的性能需求。经高性能CMOS流程制造的SRAM块，在功耗得到降低的同时，在40nm和28nm等高级流程节点的存取时间可降低到1ns以下。随着流程节点的推进，外形尺寸的缩小，采用传统6T存储单元构建的静态RAM，其单元尺寸将更小，存取用时也更短。

SRAM存储单元的静态特性使其可保留最小数目的支持电路，只需要对地址进行解码，并向解码器、传感和计时电路的设计提供信号即可。

单端口（6T）和双端口（8T）寄存器文件IP：

对于快速处理器缓存和较小的存储器缓冲（最高约每个宏块72Kbit）来说，这类寄存器文件存储器IP是个不错的选择。寄存器同时具备占用空间最小、性能最快等特点。

单层可编程ROM IP：

这种结构功耗和速度均相对较低，特别适用于空间有限的微码的存储，固定数据的存储，或体积稳步递增的应用程序的存储。这类IP可支持多芯片组和不同长宽比，既缩小了芯片体积，又获得了最佳速度。为加快设计周期，部分IP还提供了用以驱动存储器编译器的编程脚本语言。

关键词： ASIC 嵌入式存储器 SoC IP