基于VHDL的QPSK调制解调系统设计与仿真
3 QPSK数字解调器仿真
根据解调原理，MPSK解调电路的VHDL模型如图1所示，输入时钟信号clk及使能信号start，当start为高电平时才进行MPSK解调，输入已调信号x，设输入相位为225°，315°，45°，225°，135°，315°，45°，315°，225°，225°，225°，315°的载波波形，将一个信号周期分成4份，高电平权值分别为0，0、0、0．低电平权值分别1、1、2、3，如表2所示。
由图1可知，当调制信号x为低电平时，译码器1根据计数器q值。送入加法器XX相应的数据。经过反复的运算后，当q值为0和1时，加法器xx再将运算结果送到寄存器。译码器2根据yy数据通过译码，输出2位并行信号YYY。如表2所示，中间信号yy与YYY的关系为：5对应“00”；3对应“01”；2对应“10”，4对应“11”。并行信号YYY进行并／串转换后得到Y值。最终实现了相位为225°的载波，对应输出Y值为“00”相位为135°的载波，对应输出Y值为“01”；相位为315°的载波，对应输出Y值为“10”；相位为45°的载波，对应输出Y值为“11”。sta rt信号为高电平时开始解调信号，输出结果(y)为0010 11 00 01 10 11 10 00 00 00 10，仿真结果如图3所示。
4 结束语
本文基于VHDL方式实现了QPSK数字调制解调电路的设计，通过QuartusII软件建模对程序进行仿真，并通过引脚锁定，下载到FPGA芯片EP1K30TC144—3中，软件仿真和硬件验证结果表明了该设计的正确性和可行性，对比传统的电路设计有着明显的优点，简化设计，降低硬件电路的复杂性，并由于采用FPGA芯片，提高了设计的灵活性和可移植性，减小硬件设计的复杂性，便于移植维护和升级的特点。如为了防止相位模糊现象，采用差分编码，采用QDPSK调制解调系统，只需更改软件程序即可。
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