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该IP核验证平台采用ALTERA Cyclone系列FPGA，型号为EP1C12Q240C8，提供超过30万门系统资源和240k bit的内部高速FIFO， 以及内部两个高速PLL，可以合成10M到200M的系统核心时钟， 还提供36对高速LVDS差分接口，大规模应用经过QUARTUS设计工具优化后可以达到超过100MHz的系统工作频率，满足绝大多数用户的应用，性价比很高。

　　IP核验证平台采用6层板PCB设计，使用独立的外部时钟同步芯片，可以为PCI及其它接口提供稳定的零延迟时钟系统电路，满足PCI总线的时钟要求，使验证平台高速，稳定，可靠的工作。

　　S1500硬件验证板照片

　　以下为IP核验证平台提供的IP核的详细说明：

　　功能0 PCI 桥设备

　　完全VHDL、VERILOG源代码设计提供，无时间限制;

　　支持PCI总线桥规范1.1协议;

　　支持PCI总线规范2.3协议;

　　即插即用，无需驱动，标准PCI桥功能;

　　支持PCI配置方式0，配置方式1;

　　支持PCI配置空间，IO空间，内存空间访问;

　　支持PCI VGA设备和ISA桥功能;

　　支持PCI中断和4个BUSMASTER(DMA)设备;

　　支持PCI 延迟传送，RETRY重入功能;

　　内部PCI读写FIFO各为512字节，4个PCI读写请求队列;

　　内部集成旋转优先级仲裁结构，公平的PCI主设备优先级设置;

　　PCI突发方式，133M字节/秒数据峰值传送;

　　功能1，2 16C950高速串口IP核设计

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