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　　本文设计的高效存储方式偏移量最多为71，同一种信息对应的子矩阵为224，与传统存储方式相比可以节省75%的RAM资源。这种存储方式不仅减少了块RAM资源的浪费，也减少了译码器实现所需的存储资源数量。表2对比了传统存储方式与改进后的RAM存储方式资源的占用情况。　　

 

　　主要模块的硬件实现

　　针对本文提出的高效存储译码架构，本文在实际的FPGA硬件平台上进行了译码器验证。下面列举了主要功能模块的硬件设计，其中译码器的各模块均采用了多级流水线技术。　　

 

　　校验节点处理单元(CNU)

　　CNU总体被划分为5级流水线，其结构如图3所示。乘法电路采用减法及移位操作来代替，从而简化计算电路。这种运行方式运行在较高的时钟频率下，该模块的最高时钟频率可以达到171.73MHz。图4表示了水平运算的FPGA仿真结果。　　

 

关键词： LDPC FPGA 201307