电子产品世界

时钟抖动的分解
时钟抖动的峰峰值和RMS值仅反映了抖动在统计上的数值，并没有分析抖动的来源。对于时钟抖动分解，业内通常把抖动分解为：总体抖动 （TJ）、确定性抖动（DJ）、随机抖动（RJ）、周期性抖动（PJ）、占空比失真（DCD）等等。如下图6所示为各种抖动的关系图。

TJ及其各种成分，都是针对TIE的。如前文所说，TIE反映了被测时钟与理想时钟的偏差。TIE抖动的峰峰值为随着测试样本数的增加不断增大（随机抖动因素引起的），TJ是和误码率联系起来的，通常误码率为10E-12，即通常所说的TJ是10的12次方个样本的TIE抖动的峰峰值。TJ包括了RJ和DJ，而DJ包括了PJ、DCD、BUJ（其它有界的数据不相关性抖动）。对于单边沿来同步与定时的时钟，DCD不算做抖动（当然，绝大多数时钟都只用其上升沿）。

RJ会随着样本数的增多不断增大，其直方图满足高斯分布，通常用其统计后的1个Sigma或RMS值来表示，在抖动测试仪器中得到的RJ通常为RMS值。随机抖动的来源为热噪声、Shot Noise和Flick Noise，与电子器件和半导体器件的电子和空穴特性有关，比如ECL工艺的PLL比TTL和CMOS工艺的PLL有更小的随机抖动。

DJ是有边界的、确定性的抖动，来源为：开关电源噪声、串扰、电磁干扰等等，与电路的设计有关，可以通过优化设计来改善，比如选择合适的电源滤波方案、合理的PCB布局和布线。

在抖动频谱中，RJ是频谱的基底部分，而DJ是抖动频谱中的尖峰部分。很多测试仪器都是从抖动频谱来分解抖动的。

时钟抖动测试注意事项
在时钟抖动测试中，有以下要点：

选择合适带宽：为了准确测量到时钟的边沿，通常，示波器的带宽在时钟频率的5倍以上，对于某些边沿很快的时钟，甚至需要仪器带宽大于10倍时钟主频。
选择合适测试点：由于时钟链路可能使用了各种端接策略或者星形拓扑结构，在发送端探测时钟可能没有太大的参考意义，通常是在时钟链路的靠近接收端处探测和分析。
保证地线尽量短：探头的地线较长时，引入的寄生电感可能导致测量到的波形失真，较长的地线构成的信号环路也更容易受到电磁干扰。
信号幅度尽量占满整个屏幕：示波器的ADC只有8个比特的分辨率，必须让信号幅度尽量占满示波器的整个屏幕才可以保证足够的测试精度。
固定到合适的采样率：使用合适的采样率，保证在时钟的边沿采集到足够的采样点。
抓取足够的时钟周期：对于有较低频率的PJ的时钟，需要捕获足够长的时间才能找到该时钟的抖动来源。
时钟抖动评估中的难点
在目前通信设备的时钟的测试分析中，存在的问题为：芯片、设备、测试仪器厂商对时钟抖动指标的含义定义不一致。比如有的芯片厂商直接给出抖动的pk-pk值，而没有指明是那种抖动要求。芯片厂商给出的名称与测试仪器厂商的名称一致，但实际描述的含义却不一致。

有的芯片厂商对时钟抖动指标要求不严谨；有的芯片厂商给出的时钟抖动的指标要求比较随意，指标的给出没有相应的根据。这些原因在于近十年来电子产品的运行速度和时钟频率不断增加，而抖动的知识也在不断完善与理论化，而某些芯片厂商的文档对于抖动的定义不规范，给时钟性能的评估带来一定的困难，这些需要各自的积累来进行评估。

结语
高速链路是各电子设备以后重要的组成部分，其设计、性能分析和评估都是热门的话题。本文仅对时钟抖动的基本概念和测试进行相关的探讨，而抖动各成分的分离技术、时钟抖动在时域和频域表现及他们的关系、抖动的来源、抖动的改善、抖动在不同应用场景下对系统的影响都是电路设计与测试工程师需要深入研究的内容。

参考文献
《jitter slides》----力科
《Jitter, Noise, and Signal Integrity at High-Speed》---Mike Peng Li

关键词： 高速互联链路 参考时钟 抖动分析