微机保护控制接口的CPLD抗干扰设计
状态机的设计可采用单进程，双进程，3进程等进行编写，根据微机保护控制接口的应用特点宜采用双进程来描述状态机，即一个时序进程和一个组合进程。时序进程负责旧次态到新现态的转换，以及异步复位。组合进程完成根据现态决定状态机输出的变化，根据状态输入来决定新的次态。双进程状态机的逻辑框图如图3所示。
图3 双进程状态机逻辑图
状态机的行为及代码是一种流程控制代码，很容易用VHDL语言中的CASE语句和IF语句加以实现。时序进程与组合进程之间利用现态信号和次态信号进行同步通信。
状态机仿真波形
利用Altera公司的EDA工具软件MAX+plus对用VHDL语言设计的状态机进行时序仿真，仿真波形如图4所示。
图4 状态机仿真波形
CPLD状态机抗干扰控制原理分析
基于CPU的微机系统是按指令周期顺序执行机器指令的，一旦受干扰程序出轨，则CPU不按事先编好的流程执行程序，出现死机，通常的对策是设置看门狗使CPU硬件复位，使CPU重新运行正常程序，但是从CPU死机到看门狗复位一般要经历几毫秒到1～2s，这段失控时间，继电保护控制出口的状态是不可预测的，足以对继电保护系统构成危害，严重情况就是发生误动。而基于CPLD的状态机系统，状态变换周期只有一个时钟周期，若时钟频率为5MHz，时钟周期为012Ls。若状态机受干扰进入非法状态再转入合法状态，只需2个时钟周期，即几百纳秒，不足以对状态机系统运行造成危害。可见，用CPLD状态机控制微机继电保护的控制接口，就能实现无干扰控制，获得继电保护系统的高可靠性控制。
就DSP芯片与CPLD芯片的可靠性比较而言，DSP的外围接口繁多，输入信号有模拟和数字，电压有模拟电压和数字电压，CPLD只有数字接口，电压单一，受外界干扰损坏的可能性比DSP小的多。另外，CPLD状态机含有多个进程，就相当于包含有并行运算的“多CPU”功能，对不合格的输入，裁决状态机输出0。因此，笔者认为，双CPU控制硬件冗余设计远不如CPLD状态机的控制接口可靠性高。
结论
用Altera公司的MAX7000系列的EMp7128SLC84-15实现继电保护控制接口，与TMS320F240DSP芯片总线直接相连，DSP执行合闸或分闸多重命令时，不需要插入等待周期，只需要连续执行3条合闸或分闸指令，CPLD状态机就能立即决定是否允许总执行命令通过。试验表明： 用CPLD实现的继电保护控制接口具有速度快，占用硬件体积小，接口简单，可靠性高等特点。
该接口应用到基于TMS320F240的高压开关柜数字综合保护装置中，随KJ118型矿用变电所远程监控系统于2003年10月在徐州矿务局旗山煤矿井下采区变电所投运，进行工业性试验，正常运行至今已超过半年以上。采区变电所现场高爆开关就地人工分合闸操作、地面主机遥控命令分合闸以及故障保护跳闸试验表明，从未发生因高压开关分合闸操作等强电磁干扰引起CPU程序出轨而误动，表现出非常高的可靠性。
文中用全新的CPLD状态机方法研究微机保护系统的控制可靠性问题，对于瞬变干扰信号有很强的滤波性。虽然从防范微机保护系统程序出轨采用一些软件措施有一定效果，但是并不能真正解决程序出轨期间控制口的失控问题，而文中提出的CPLD状态机控制接口真正解决了这一问题，可以推广到各种微机控制系统的抗干扰控制接口设计中去。
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