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　　看起来好像一切都已经同步化，但是 nibble_proc 采用乘积项 divide_by_4 对来自时钟域sys_clk_bufg 的 nibble_wide_data 进行采样。由于路由延迟，divde_by_4 与 sys_clk_bufg 之间并无明确的相位关系。将 divide_by_4 转移到 BUFG 也于事无补，因为此进程会产生路由延迟。解决方法是将 nibble_proc 保持在 sys_clk_bufg 域，并且采用 divide_by_4 作为限定符，如下所示。

　　时序约束的重要性

　　如果您希望自己的逻辑正确运行，则必须采用正确的时序约束。如果您已经慎重确保代码全部同步且注册了全部 I/O，则这些步骤可以显著简化时序收敛。在采用上述代码并且假定系统时钟为100MHz 时，则只需四行代码就可以轻松完成时序约束文件，如下所示：

　　请注意：赛灵思 FPGA 中 I/O 注册逻辑的建立与保持时间具有很高的固定性，在一个封装中切勿有太大更改。但是，我们仍然采用它们，主要用作可确保设计符合其系统参数的验证步骤。

　　三步简单操作

　　仅需遵循以下三步简单操作，设计人员即可轻松实施可靠的代码。

　　• 切勿让综合工具猜测您的预期。采用赛灵思原语对所有 I/O 引脚和关键逻辑进行明确定义。确保定义 I/O 引脚的电气特性;

　　• 确保逻辑 100% 同步，并且让所有逻辑参考主时钟域;

　　• 应用时序约束确保时序收敛。

　　只要遵循上述三个步骤，您就能够消除综合与时序导致的差异。扫除这两个主要障碍会让您获得具有 100% 可靠性的代码。

关键词： 收敛 时序 FPGA