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　　分接电路设计

　　分接过程如图5所示，它是由帧定位捕获电路、同步时钟提取电路、分路器、分接时序信号发生器、插入码扣除控制电路、时钟平滑电路和码速恢复控制电路7个模块构成。由于四路分接电路基本相同，所以略去其余三路电路。

图5　分接电路框图

　　(1)帧定位捕获电路模块

　　该模块通过捕获帧定位信号分辨帧首位置，并判定系统的状态。当连续3次捕获到帧定位信号，则判定系统处于同步态；之后若连续4次没捕获到帧定位信号，则判定系统进入失步态，并关闭分接时序信号发生器，也不再接收数据；一旦捕获到帧定位信号，便驱动分接时序信号发生器工作，并开始接收数据。这里要求模块在系统失步后能重新进入同步，如果传输中帧同步码组连续丢失了几帧，而系统又没有自恢复能力，那么整个系统将无法再正常工作。

　　(2)同步时钟提取模块

　　数据流的接收需要与之速率相同的时钟，这就需要对二次群码流进行位同步时钟提取，得到与之速率一致的均匀时钟给分路器。

　　(3)分路器模块

　　一旦捕获到帧定位信号，分接器便开始工作，把帧定位信号抛掉，其余在8.448MHz的位同步时钟下按位顺序循环进行同步分离，分别送入4个码速恢复单元。

　　(4)分接时序信号发生器模块

　　该模块设计思想基本同于复接时序信号发生器，其基准时钟由位同步时钟分频得到。帧定位捕获电路驱动它工作，产生帧定位时隙脉冲SF，插入标志时隙脉冲SZ，调整插入时隙脉冲SV和2.112MHz的非均匀时钟f，送给插入码扣除控制电路。

　　(5)插入码扣除控制电路模块

　　该模块的功能是扣除复接时插入码流的码字，输出作为码速恢复电路的写入时钟clk_wr’，在接收端对收到的SZ时隙的标志码进行择多判决，即标志码中有2个以上为1，判为有插入调整，分接时应将SV时隙内容扣除；否则判为无插入调整，分接时无需扣除SV时隙内容。如果输入码流对应SZ时隙出现“1”的个数比“0”的个数多，f中对应SV的一个节拍被扣除；如果对应SZ时隙“0”的个数比“1”的个数多，则f中对应SV的节拍仍起作用。

　　(6)时钟平滑电路模块

　　该模块对非均匀时钟clk_wr’进行平滑均匀，提取2.048MHz的均匀时钟clk_rd’作为码速恢复电路的读出时钟。这里可用VHDL语言来实现，也可以用一般的二阶锁相环。

　　(7)码速恢复电路模块

　　从分路器输出的支路码流以2.112MHz的非均匀时钟clk_wr’写入该模块，同时以2.048MHz的均匀时钟clk_rd’读出，即还原出基群信号，完成整个分接过程。

　　结束语

　　系统仿真波形良好，除了允许范围内的信号延迟外，能准确实现数字信号的复接和分接。本系统采用芯片EPF10K20TC144实现，通过对硬件电路实际测试表明，误码率小于0.1%，系统信号平均时延小于4.5μs，去抖效果良好。而且本设计便于扩展，只需修改FPGA中相应控制参数，就可以实现高次群的复接与分接。该系统作为IP核应用于信号传输电路，对数字信号，或经PCM编码调制后的语音信号进行处理，可提高信道的利用率和传输质量，也可以进行光电转换后用于光纤通信或大气激光通信中。

关键词： FPGA 数字复用系统 数字通信