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　　3 多DSP并行处理结构的实现

　　ADSP-21161N具有设计多处理器系统的功能，包括总线控制仲裁、对其它ADSP-21161N的内部存储器和IOP寄存器的访问等。在多个ADSP-21161N共享总线式多处理机系统中，任何一个处理器都可成为总线控制者。

　　实现一个典型的多DSP并行处理结构，各处理器的三大总线要全部相连。图2给邮一个基本的多处理器系统结构图。在多系统中，某一时刻总线由主处理器控制，并且主处理器驱动所总线。由于民多处理器后，包括片内存储器以及IOP寄存器在内的所有地址空间是统一编址的，因此事实上只有两个节点（处理器或外设）在同时刻在总线上活动，而此刻总线对于其它节点来谙阻塞的。这，其它接口点能通过链路口或者FLAG标志口进行点对点通信来交换数据和消息。

　　在多处理器系统中，各控制线上除主DSP外的其它所有节点都属于负载，所以对于每一根控制线来说都是一个多负载的连接，必须在每个DSP附近接串接电阻以增强驱动能力，否则会由于驱动能力不足而导致所进行的操作失效。另外在所有低电平有效的一上应接上拉电阻，以保证在没有进行操作时从DSP以及外接不会接收到虚假的指令。由于本系统是一个独立的结构，并没有与外部主机相连，故主机接口控制线在各DSP相连的情况下，应像其它未用管脚一样根据ADI技术文档的要求进行处理。而本结构与外部的通信可以通过同步串口工者在总线上挂接一片双端口RAM来进行。

　　另外多处理器系统的时钟、复位步问题一个决定系统工作正常与否的关键问题，各DSP的复位信号可同时接到看门狗的输出端。时钟信号必须在阻抗可控的传输线中传输，为保证各DSP的时钟信号之间不存在相位差，或者说相位差在系统允许的范围内，一般应采取始端连接的方式。图3给出串联传线分配时钟的例子，它允许在不同的路径中存在延时，每个设备必须在线的终端。传路径必须均匀分布，以使各路径上的传输延迟相互匹配。匹配的反相器必须在同一IC上，且相互之间的时间滞后差必须小于1ns。

　　并行处理系统的硬件结构搭建好后，如何才能很好地发挥其超强的处理能力，则要靠软件的设计来实现。为适应计算任务的多样性，可以采用1片ADSP-21161N作任务管理器，另外5片ADSP-21161N作运算器的主、从式拓扑结构。这样做还有利于实现指令间的流水处理，提高执行效率。而软件实现是可以根据具体的要求来完成，考虑到系统的高速、高效、实时性，软件可采用ADSP-21161N汇编语言进行编程。

　　本文以通用高速实时信号处理系统的设计为应用背景，提出了一种由6片ADSP-21161N构成的并行处理结构。它充分利用ADSP-21161N芯片本身支持多处理器并行运算的特点构成了式多处理器结构，并辅以链路口互取决的点到点通信、FLAG标志互连的消息传送等灵活多样的通信方式，具有运算能力强、I/O带宽宽、通信手段方便多样、能灵活地改变拓扑结构、可扩民有、通用性强等特点。以此并行处理结构为核心辅之高数据采集系统，快捷用高速FPGA作为系统控制设计实现了通用高速实时信号处理系统。实验表明，这种并行计算结构易于控制，工作效率高，并且稳定可靠。