FPGA到高速DRAM的接口设计(04-100)
读数据到系统时钟的再同步
DRAM接口设计的另一个问题是从DQS时钟域到系统时钟域变换读数据。来自DRAM的读数据首先在DQS时钟域捕获到存储器控制器中。然后，此数据必须变化到系统时钟域。为了保证正确地捕获DQ信号在FPGA中，设计人员需要确定DQS和系统时钟之间的偏移。
必须根据下列因素计算偏移精度来进行最小和最大定时分析(图2)：
·从PLL时钟输出到引脚的延迟(TpD1)；
·时钟板迹线长度延迟(TpD2)；
·来自时钟的DQS存取视窗(来自DDR存储器数据表的TDQSCK)延迟。；
·DQS板迹线长度延迟(tpD3)；
·在FPGA到I/O元件中来自DQS引脚的延迟(tpD4)；
·I/O元件寄存器的微时钟到输出数时间延迟(tco1)；
·从I/O寄存器到再同步寄存器的延迟(tpD5)。
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