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图1所示电路提供一种高动态范围4通道同步采样系统，它具有高串扰隔离度和灵活的采样速率，所需外部器件极少，能够轻松连接到DSP或FPGA。该电路的4个Σ-Δ型ADCAD7765采用菊花链配置，因此到数字主机的连接数量被减至最少。AD7765完全集成差分输入/输出放大器和基准电压缓冲器，所需的外部器件数量得以显著减少。

使用同步采样配置的AD7765可提供以下优点：

每个AD7765利用公共采样时钟(MCLK)、同步信号(SYNC)和复位信号(RESET)提供时钟，如图1所示。ADR444提供的4.096 V公共基准电压（使用图5所示电路）以星形单点配置施加于每个AD7765（各ADC内置基准电压缓冲器）。

上电时给所有器件施加一个RESET 脉冲（脉冲的最短低电平时间为1 × MCLK周期）。RESET 上升沿（使ADC离开复位状态）施加于各AD7765，以便与MCLK下降沿同步。然后将一个SYNC脉冲（最短低电平时间为4 × MCLK周期）施加于所有AD7765器件，其作用是选通AD7765的数字滤波器（当它为逻辑低电平时）。在SYNC回到逻辑高电平后的第一个MCLK下降沿，AD7765的数字滤波器开始在内部处理采样。

SYNC功能起到如下两个作用：

1. 为各AD7765提供离散的时间点以便开始处理采样。
2. 确保各器件SDO引脚的数据输出同步（各ADC的FSO下降沿同步），如图2所示。

 

一旦所有器件同步，就可以配置所有ADC。菊花链工作模式要求所有ADC使用相同的抽取率（由引脚18控制）和功耗模式（通过写入控制寄存器地址0x0001进行控制）设置，从而确保各器件的数据同步输出。

为了写入菊花链中的所有四个器件，需将一个公共FSI（帧同步输入）信号施加于所有AD7765。对AD7765的写操作由32位组成（16个地址位、16个寄存器位）。FSI以帧形式将数据传输到器件。写入所有四个器件时，菊花链的SDI输入利用单个数据写入指令进行加载，即当FSI变为低电平时，32位数据写入AD7765 (4)的SDI（串行数据输入）。

本笔记中的示例以正常功耗模式工作，抽取系数为128（最大输出数据速率为156 kSPS）。

从菊花链读取数据

仅将一个FSO （帧同步输出）信号施加于数字主机，作为从菊花链读取数据的中断(FSO (1))。此信号是所有四个通道的帧信号。从数字主机（FPGA或DSP）回读的数据格式如图3所示。AD7765 (1)的转换数据和状态位首先输出（在此期间FSO (1)为低电平有效），然后依次是AD7765 (2)、(3)、(4)的转换数据和状态位。注意，当从菊花链中的其余转换器输出数据结果时，FSO (1)为逻辑高电平。

下一次FSO (1)从逻辑高电平跃迁为逻辑低电平时，表示所有四个通道的下一个采样点集可供回读。数字主机需要在FSO (1)下降沿开始回读，并且从SDO (1)串行输出回读4 × 32位，即128位。SDO（串行数据输出）上的数据输出与SCO（串行时钟输出）同步。

性能

AD7765菊花链电路允许用户以156 kSPS的输出数据速率同步采样最多4个通道。输出数据速率可以通过降低MCLK频率或改变AD7765的抽取率来改变。改变抽取率后，建议重新同步这些ADC。图4所示为以156 kSPS的最大采样速率和40 MHz的MCLK频率工作时AD7765 (3)的输出FFT。一个−0.5 dBFS输入信号以1 kHz输入频率施加于AD7765的差分放大器输入。

图5所示为以97.65 kSPS的采样速率、25 MHz的MCLK频率和1 kHz (−0.5 dBFS)输入信号工作时AD7765 (3)的输出FFT。表1列出了AD7765在40 MHz、30 MHz、25 MHz、20 MHz和正常功耗模式下的性能。

表1. 性能与基准电压星形单点电容的关系。AD7765采用1/128的抽取率、正常功耗模式、−0.5 dBFS 1 kHz输入信号

信号源为Audio Precision SYS2522模拟输出、平衡GND、7.699 V p-p输出、40 Ω输出阻抗、高精度模式。模拟输入直接施加于AD7765的集成差分放大器。FFT采样点数为131,072。

串扰

以分立ADC而不是集成器件实现多通道同步采样的一个主要性能优势是高串扰隔离性能。表2列出了当一个−0.5 dB、1 kHz输入信号施加于AD7765 (2)时，AD7765相邻通道的串扰。

表2. 串扰性能

基准电压配置

ADR444为本电路中的每个AD7765器件提供4.096 V基准电压。AD7765的优势之一是片上集成基准电压缓冲器，它将用户与内部基准电压采样电路隔离开来。这意味着，当多个器件共享同一基准电压时，不需要外部缓冲器。图6所示的星形单点配置支持将基准电压从单一点通过并行走线施加于各ADC。这是使ADC之间的潜在交互最少的最佳做法。基准电压从一条公共基准电压走线串行分接到各器件。另外，片内基准电压缓冲器也将内部动态开关电容负载与星形单点隔离开来。

所述电路是一种可扩展的设计，用户很容易根据新的工作或应用条件进行相应的调整。

如果只需要两个或三个ADC通道，则可以去除菊花链中的最后一个ADC，将菊花链的SDI简单连接到器件(3)即可。

 

单个器件的采样速率可以灵活设置，以处理不同的带宽。例如，用户可以为各通道连接独立的SYNC 信号，从而将菊花链分为两个通道一组的两组通道，或者简单地使用抽取率引脚来改变有效采样速率。在这种方案中，也可以使用引脚兼容的器件AD7764，它允许用户在双通道菊花链配置下以最高312 kSPS的速率进行采样。

AD7765 PCB的布局布线详见数据手册，应特别注意器件右侧的电源和基准电压的去耦。如需AD7765评估板的Gerber文件，请访问www.analog.com并浏览AD7765 产品页面的评估板部分。