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图1所示的电路是一款16位、250 MSPS、窄带、高中频接收机前端，其中在 ADL5565 差分放大器与AD9467 ADC之间提供最佳接口。

AD9467是一款缓冲输入16位、200 MSPS或250 MSPS ADC，具有约75.5 dBFS的SNR性能和介于95 dBFS与98 dBFS之间的SFDR性能。由于具有高输入带宽、低失真和高输出线性度，ADL5565差分放大器适合驱动中频采样ADC。

本电路笔记介绍了如何设计接口电路和抗混叠滤波器才能在保持高性能的同时确保最低信号损耗的系统化过程。使用谐振匹配方法来设计最平坦的巴特沃兹四阶带通滤波器，中心频率为200 MHz。

使用差分放大器来驱动高速ADC的优势包括信号增益、隔离和ADC与源阻抗匹配。ADL5565允许6 dB、12 dB或15.5 dB的引脚绑定增益调整。或者，通过对输入应用两个外部电阻，可在0 dB至15.5 dB范围内实现更精细的增益步进。此外，ADL5565具有高输出线性度、低失真、低噪声和宽输入带宽。3 dB带宽为6 GHz，0.1 dB平坦度为1 GHz。ADL5565能实现大于50 dB的输出三阶交调截点(OIP3)。

为实现ADL5565和AD9467必须提供的最佳性能水平，必须严格遵循各数据手册中指定的设计原则。部分设计准则包括正确匹配ADL5565的输入和输出阻抗以实现最低信号损耗和最佳线性度、抗混叠滤波器使用系统性设计以改善动态范围，以及源阻抗应匹配ADC输入等等。

ADL5565输入阻抗匹配

图2显示了建议ADL5565使用的输入匹配网络。ADL5565的输入阻抗与增益相关，6 dB增益下的差分输入阻抗为200 Ω，12 dB增益下为100 Ω，15.5 dB增益下为67 Ω。为使信号发生器的50 Ω源阻抗与ADL5565的输入阻抗匹配，R1和R2必须加以选择，使两者之和与ADL5565的输入阻抗ZI并联后等于50 Ω。为维持差分电路内的平衡，R1必须等于R2。以下公式可用于计算必要的匹配电阻。

表1显示了计算后的端接电阻和用于ADL5565的不同增益设置的引脚配置。

图2所示配置的替代方案是以阻抗转换RF变压器取代1:1巴伦ETC1-1-13。这样可以无需使用R1和R2。6 dB增益配置可使用1:4变压器，12 dB增益配置可使用1:2变压器。此替代配置的优点是元件数更少，信号损耗更低。不过应注意变压器的带宽。与1:1巴伦相比，阻抗转换变压器的带宽更窄，插入损耗更高。

图2显示了使用巴伦或变压器驱动ADL5565的单端转差分方法。此配置在某些应用中可能不可行或无必要。ADL5565的驱动器接口具有灵活性，例如可以单端（图示）或使用差分混频器以差分方式来驱动。有关不同输入接口的详情请参考ADL5565数据手册。

ADL5565输出负载匹配
ADL5565线性度性能已针对200 Ω输出负载进行了优化。这是常见的输出阻抗，用于与ADC接口和滤波器设计。在200 Ω的优化输出负载下，ADL5565在200 MHz时的输出IP3为46 dBm。

如果200 Ω输出负载不适合应用，可在ADL5565的输出负载与线性度性能之间权衡。图3显示了三阶交调(IMD3)与常用输出负载频率的曲线图。

AD9467源阻抗
AD9467在此电路中是ADC的理想之选，因为它是针对宽带宽范围内的高性能以及易用性进行优化的中频采样ADC。AD9467具有集成式缓冲器，用以对驱动器放大器提供固定输入阻抗。此输入结构优于使用直接耦合至采样开关的无缓冲前端的ADC。无缓冲ADC对驱动放大器提供随时间变化的输入采样保持阻抗。加入输入缓冲器可放宽驱动要求，但代价是功耗略高。AD9467的缓冲式源阻抗被建模为530 Ω电阻的固定阻抗，与3.5 pF电容并联。

与ADC接口时，建议从530 Ω减去真实输入阻抗，到达200 Ω至400 Ω范围内的较低值。通过降低ADC的输入阻抗，采样保持结构引起的反冲可更快地稳定下来，从而提高线性度性能。不利的一面是输入功率增加，因为驱动满量程ADC需要更高功率。在此电路示例中，AD9467的输入阻抗降至200 Ω，以匹配ADL5565的输出阻抗，并平衡线性度与ADC输入功耗的关系。AD9467的输入阻抗通过与ADC差分输入并联放置310 Ω电阻降至200 Ω。

抗混叠滤波器设计
ADC前方的抗混叠滤波器有助于减少无用奈奎斯特区中的信号成分和噪声，从而避免造成带内混叠、防止动态性能降低。抗混叠滤波器通常用LC网络设计而成，为获得所需阻带和通带特性，源阻抗和负载阻抗必须选择得当。例如，滤波器设计可使用Nuhertz Technologies提供的软件或Agilent Technologies的高级设计系统(ADS)完成。

在图1所示的电路中，使用ADS程序来设计四阶最平坦（巴特沃兹）低通滤波器。图4显示了源阻抗与负载阻抗为200 Ω、3 dB截止频率为300 MHz的低通滤波器设计。选择200 Ω阻抗是因为它是驱动器放大器和ADC的常用源阻抗与负载阻抗。首批元件是用于放宽驱动器要求的串联电感。

在图1的最终优化电路中，滤波器源阻抗约等于21.6 Ω；不过为设计滤波器的低通部分，选择了200 Ω，因为整体滤波器最终是谐振带通滤波器，更为重要的是，放大器和ADC必须接受正确的负载和源阻抗，以实现优化的线性度性能。其结果是阻抗不匹配带来了幅度损耗。

低通滤波器设计通过建立谐振进行进一步调谐，以在目标频段内产生峰化。这样就得到了高中频下的窄带、带通滤波器。在ADC差分输入两端放置电感可使ADC的输入电容归零，并建立峰化。图5显示了用于决定谐振电感值的计算。在AD9467的3.5 pF源阻抗情况中，需要181 nH的并联电感才能让电容性电纳归零；结果仅剩RC并联等效电阻中的高阻抗阻性部分。为计算选择的谐振频率为200 MHz。

测定性能
图1显示了最终电路配置。ADL5565的各输出端以5.6 Ω填充，以提高驱动器放大器的稳定性。建议的串联电阻一般介于数欧姆至数十欧姆间。更大的电阻值可提高稳定性；但不利的一面是功率损耗，因为串联电阻与ADC输入端的阻抗一起形成了分压器，导致信号衰减。

紧跟ADL5565输出端串联电阻的是1 nF隔直电容。其后是抗混叠滤波器，接着是310 Ω并联电阻，用以降低ADC的输入阻抗。最后，15 Ω电阻与ADC输入串联，将内部开关瞬变与滤波器和放大器隔离开。

图6和图7显示了所得抗混叠滤波器响应，1 dB带宽为41 MHz，3 dB带宽为89 MHz，以203 MHz中频为中心。图8显示了图1所示最终接收机电路的FFT频谱，其中SNR为72.5 dBFS，SFDR性能接近90 dBc。

滤波器元件可使用ADS作为仿真工具进一步调谐，以将谐振尖峰偏移至所需的中频。例如，将抗混叠滤波器的并联8.2 pF电容更改为10 pF，可将谐振尖峰降低至180 MHz。图9至图11显示了此条件下的滤波器曲线和单频FFT性能。

驱动放大器和高速ADC具有许多组合；不过，为了获得最佳性能，必须注意ADC驱动放大器的输入和输出阻抗及ADC的输入电抗。各器件均有自己的阻抗特性。图1所示电路的常见变化是驱动AD9467的 ADL5562（3.3 GHz带宽），采用适合宽带接收机应用的低通、抗混叠滤波器设计，如 电路笔记 CN-0227所述。

同样，电路笔记 CN-0110 介绍如何使用ADL5562差分驱动器放大器来驱动高中频交流耦合应用中的宽带宽ADC，例如AD9445 。作为需要可变增益的替代器件，可用AD8375 可变增益放大器取代ADL5565。AD8375是一款数字控制、可变增益、宽带宽放大器，可以在较宽的24 dB增益范围内提供精密增益控制，分辨率为1 dB。AD8376是AD8375的双通道版本。 电路笔记 CN-0002 介绍如何使用 AD8376 VGA来驱动高中频交流耦合应用中的宽带宽ADC。

图1所示电路使用AD9467评估板 (AD9467-250EBZ)来实现。AD9467评估板的底侧包括ADL5562和用于四阶滤波器的原型区域。ADL5562被ADL5565取代，因为这两款ADC驱动器引脚兼容。关于AD9467-250EBZ板的原理图、BOM和布局布线，请参阅用户指南 UG-200 。表2显示了为复制图1所示电路而需对AD9467评估板做出的修改。此电路笔记的完整文档可在CN-0268设计支持包中找到，请访问：http://www.analog.com/CN0268-DesignSupport

本电路使用修改的AD9467-250EBZ电路板和基于HSC-ADC-EVALCZ FPGA的数据采集板来运行测试。这两片板具有对接高速连接器，可以快速完成设置并评估电路性能。修改的AD9467-250EBZ板包括本笔记所述的评估电路，HSC-ADC-EVALCZ 数据采集板与VisualAnalog评估软件一起使用，此外还使用SPI控制器软件来适当控制ADC并采集数据。