电子产品世界

FPGA设计可以使用多个时钟。每个时钟在FPGA内部形成一个“时钟域”，如果在另一个时钟域中需要在一个时钟域中生成的信号，则需要格外小心。

跨时钟域1-信号

跨时钟域 2 - 标志

另一个时钟域的标志

如果需要跨越时钟域的信号只是一个脉冲（即它只持续一个时钟周期），我们称之为“标志”。 以前的设计通常不起作用（标志可能会丢失，或者看到时间过长，具体取决于所使用的时钟的比例）。

我们仍然希望使用同步器，但该同步器适用于标志。

诀窍是将标志转换为电平变化，这样可以更容易地跨越时钟域。

module Flag_CrossDomain(

    input clkA,

    input FlagIn_clkA,   // this is a one-clock pulse from the clkA domain

    input clkB,

    output FlagOut_clkB   // from which we generate a one-clock pulse in clkB domain

);

reg FlagToggle_clkA;

always @(posedge clkA) FlagToggle_clkA <= FlagToggle_clkA ^ FlagIn_clkA;  // when flag is asserted, this signal toggles (clkA domain)

reg [2:0] SyncA_clkB;

always @(posedge clkB) SyncA_clkB <= {SyncA_clkB[1:0], FlagToggle_clkA};  // now we cross the clock domains

assign FlagOut_clkB = (SyncA_clkB[2] ^ SyncA_clkB[1]);  // and create the clkB flag

endmodule

现在，如果您希望 clkA 域收到确认（clkB 收到标志），只需添加繁忙信号即可。

module FlagAck_CrossDomain(

    input clkA,

    input FlagIn_clkA,

    output Busy_clkA,

    input clkB,

    output FlagOut_clkB

);

reg FlagToggle_clkA;

always @(posedge clkA) FlagToggle_clkA <= FlagToggle_clkA ^ (FlagIn_clkA & ~Busy_clkA);

reg [2:0] SyncA_clkB;

always @(posedge clkB) SyncA_clkB <= {SyncA_clkB[1:0], FlagToggle_clkA};

reg [1:0] SyncB_clkA;

always @(posedge clkA) SyncB_clkA <= {SyncB_clkA[0], SyncA_clkB[2]};

assign FlagOut_clkB = (SyncA_clkB[2] ^ SyncA_clkB[1]);

assign Busy_clkA = FlagToggle_clkA ^ SyncB_clkA[1];

endmodule

跨越时钟域 3 - 任务

在另一个时钟域中完成任务

如果 clkA 域中有任务需要在 clkB 域中完成，则可以使用以下设计。

这是一种方法

module TaskAck_CrossDomain(

    input clkA,

    input TaskStart_clkA,

    output TaskBusy_clkA, TaskDone_clkA,

    input clkB,

    output TaskStart_clkB, TaskBusy_clkB,

    input TaskDone_clkB

);

reg FlagToggle_clkA, FlagToggle_clkB, Busyhold_clkB;

reg [2:0] SyncA_clkB, SyncB_clkA;

always @(posedge clkA) FlagToggle_clkA <= FlagToggle_clkA ^ (TaskStart_clkA & ~TaskBusy_clkA);

always @(posedge clkB) SyncA_clkB <= {SyncA_clkB[1:0], FlagToggle_clkA};

assign TaskStart_clkB = (SyncA_clkB[2] ^ SyncA_clkB[1]);

assign TaskBusy_clkB = TaskStart_clkB | Busyhold_clkB;

always @(posedge clkB) Busyhold_clkB <= ~TaskDone_clkB & TaskBusy_clkB;

always @(posedge clkB) if(TaskBusy_clkB & TaskDone_clkB) FlagToggle_clkB <= FlagToggle_clkA;

always @(posedge clkA) SyncB_clkA <= {SyncB_clkA[1:0], FlagToggle_clkB};

assign TaskBusy_clkA = FlagToggle_clkA ^ SyncB_clkA[2];

assign TaskDone_clkA = SyncB_clkA[2] ^ SyncB_clkA[1];

endmodule

下面是一个匹配的仿真波形