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实例的内容及目标

1．实例的主要内容

本节通过Verilog HDL语言编写一个具有“百分秒、秒、分”计时功能的数字跑表，可以实现一个小时以内精确至百分之一秒的计时。

数字跑表的显示可以通过编写数码管显示程序来实现，本实例只给出数字跑表的实现过程。读者还可以通过增加小时的计时功能，实现完整的跑表功能。

2．实例目标

本实例主要实现了计数及进位的设计，通过几个always模块的设计实现一个特定用途的模块——数字跑表。通过本实例，读者应达到下面的一些实例目标。

• 初步掌握Verilog语言的设计方法。
• 完成一个数字跑表的设计。

原理简介

本数字跑表首先要从最低位的百分秒计数器开始，按照系统时钟进行计数。计数至100后向秒计数器进位，秒计数器以百分秒计数器的进位位为时钟进行计数。计数至60后向分计数器进位，分计数器以秒计数器的进位位为时钟进行计数，读者可以自行增加小时计数器。

数字跑表巧妙地运用进位位作为计数时钟来减少计数的位数。如果统一使用系统时钟作为计数时钟，那秒计数器将是一个6000进制的计数器，而分计数器将是一个3600000进制的计数器。这样将极大的浪费FPGA的逻辑资源。而使用进位位作为计数时钟，只需要一个100进制的计数器和两个60进制的计数器。

本实例的数字跑表模块图。

在实际的设计中，为了使计数器更加简单，计数器使用高低位两个计数器实现。100进制计数器分别是高位10进制计数器，低位10进制计数器；60进制计数分别是高位6进制计数器，低位10进制计数器。这样整个数字跑表使用6个计数器实现。

同时由于10进制计数器重复使用了5次，可以使用独立的模块实现10进制计数器，这样就可以通过模块复用来节省整个模块使用的资源。

数字跑表提供了清零位CLR和暂停位PAUSE，百分秒的时钟信号可以通过系统时钟分频提供。分频至1/100s，即可实现真实的时间计数。详细的时钟分频设计读者可参考相关的资料实现，在本实例中不再提供。

代码分析

下面给出这个数字跑表的源代码，读者可以将这些源代码嵌入自己的工程设计中，来实现数字跑表的功能。

首先给出代码中端口信号的定义，读者可根据这些端口与自己的工程设计进行连接。

• CLK：时钟信号。
• CLR：异步复位信号。
• PAUSE：暂停信号。
• MSH、MSL：百分秒的高位和低位。
• SH、SL：秒信号的高位和低位。
• MH、ML：分钟信号的高位和低位。

下面是数字跑表的Verilog HDL源代码及说明。

module paobiao(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML); //端口说明

input CLK,CLR;

input PAUSE;

output［3:0］ MSH,MSL,SH,SL,MH,ML; //内部信号说明

reg［3:0］ MSH,MSL,SH,SL,MH,ML;

reg cn1,cn2; //cn1为百分秒向秒的进位，cn2为秒向分的进位

//百分秒计数模块，每计满100，cn1 产生一个进位

always @(posedge CLK or posedge CLR) begin

if(CLR) begin //异步复位

{MSH,MSL}=8h00;

cn1=0;

end

else if(!PAUSE) begin //PAUSE 为0时正常计数，为1时暂停计数

if(MSL==9) begin

MSL=0; //低位计数至10时，低位归零

if(MSH==9) begin

MSH=0; //低、高位计数至10时，高位归零

cn1=1; //低、高位计数至10时，触发进位位

end

else //低位计数至10，高位计数未至10时，高位计数

MSH=MSH+1;

end

else begin

MSL=MSL+1; //低位计数未至10时，低位计数

cn1=0; //低位计数未至10时，不触发进位位

end

end

end

//秒计数模块，每计满60，cn2 产生一个进位

always @(posedge cn1 or posedge CLR) begin

if(CLR) begin //异步复位

{SH,SL}=8h00;

cn2=0;

end

else if(SL==9) begin

SL=0; //低位计数至10时，低位归零

if(SH==5) begin

SH=0; //低位计数至10，高位计数至6时，高位归零

cn2=1; //低位计数至10，高位计数至6时，触发进位位

end

else

SH=SH+1; //低位计数至10，高位计未数至6时，高位计数

end

else begin

SL=SL+1; //低位计数未至10时，低位计数

cn2=0; //低位计数未至10时，不触发进位位

end

end

//分钟计数模块，每计满60，系统自动清零

always @(posedge cn2 or posedge CLR) begin

if(CLR) begin //异步复位

{MH,ML}=8h00;

end

else if(ML==9) begin

ML=0; //低位计数至10时，低位归零

if(MH==5)

MH=0; //低位计数至10，高位计数至6时，高位归零

else

MH=MH+1; //低位计数至10，高位计未数至6时，高位计数

end

else

ML=ML+1; //低位计数未至10时，低位计数

end

endmodule

通过上面的这3个模块，即可实现数字跑表的功能。

关键词： VerilogHDL 计数器 华清远见 数字跑表