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计数器控制模块：门控信号启动(上升沿)后，在被测信号的上升沿启动计数允许模块，允许计数器计数；门控信号关闭(下降沿)后，在被测信号的下一个上升沿关闭计数允许模块，停止计数，从而保证了门控信号是被测信号的整数倍，达到了等精度的目的。
计数器模块：在设计计数器的过程中需要注意计数器的宽度设置，系统中采用的最大门控时间为10 s，标准信号源的频率为50 MHz，则在计数的允许时间内计数的最大值为：10 50 000 000=500 000 000229=536 870 912，为了方便数据传输，系统中采用了32位位宽的计数，如图7所示，仿真波形如图8所示。

锁存器模块：在门控信号关闭的同时，停止计数，同时启动锁存模块，把测量的数据锁存起来，以便传输。
中断输出：锁存数据的同时，给单片机一个低电平的中断信号，通知单片机读取数据。该模块用于锁存计数器输出计数值，供51IP软核读取，进行处理显示。计数器模块在门控信号关闭(下降沿)的同时，停止计数，同时启动锁存模块，把测量的数据锁存起来，以便传输，锁存电路如图9所示。

数据选择输出：系统中采用了2个32位的计数器，由于单片机采用的是51系列单片机，只有8位的数据总线，所以一次通信只能传输8位数据，所以设计了一个数据输出控制模块。

顶层模块：实例化所有的底层模块。FPGA部分的整体结构图如图10所示。

4 MC8051 IP Core软件设计流程
系统软件设计流程如图11所示。

中断服务子程序如图12所示。

5 结论
文中采用Altera的cyclone II系列的EP2C8Q208C8这款FPGA芯片。设计中使用了Verilog语言对各个模块的描述设计。文中提出的数字频率计设计方案采用等精度的测量算法，以先进的FPGA可编程逻辑器件作为核心控制及运算电路单元可达到很高的测量精度要求，8051IPCore嵌入到FPGA芯片系统，与测频模块共用同一个FPGA芯片，和传统的频率计相比大大减小了电路板的尺寸，同时增加了系统的可靠性、设计灵活性和可更改性。实现了数字系统的软件化。加入LCD液晶显示，使测量效果更加直观。

关键词： FPGA 多功能 频率计