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2．1 连续查找表法的一种改进实现
由图3不难实现采用本文的波形成形设计方案，共需要的ROM单元数目达2 048个。为此，可采用电路分割技术，将图3所示的8位移位寄存器输出的高8位地址同时给一个11位的中间寄存器，该中间寄存器的高8位又分为高4位与低4位，分别用于查找两个各具有16个单元的ROM表，之后再将各自的输出相加，此时消耗的ROM单元数共为256个。采用分割技术时，模8计数器、中间寄存器、ROM表三个部分的工作时钟相同。
2．2 根升余弦成形滤波器的VHDL实现
文中所述滤波器是在Modelsim 6．3d环境下采用VHDL实现的。Quarts环境中以文本方式调用LPM_ROM宏功能模块，定制ROM元件data_ rom_16，元件的地址宽度分别是4 b，输出数据字宽同为15 b。加法器的输出字宽16 b。实现的部分VHDL代码如下：

2．3 Modelsim时序仿真结果
Modelsim环境不能直接对mif格式的ROM初始化数据进行仿真，应在QuartsⅡ环境下先打开mif文件，再另存为hex格式，然后在Modelsim环境下编译后即可仿真。同时，如此操作又可将负值数据转为补码表示。Modelsim仿真结果如图4所示，其中clk的周期为160 ns，正好是一个din码元的宽度T，系统中地址产生电路的时钟周期是20 ns，以确保在一个码元持续时间内系统有8个样点输出。从图4中发现，一个码元成形后波形值延迟6T。

3 结论
文中所述的基于电路分割技术的查表法，实现通信系统发送端根升余弦滚降成形滤波器的FPGA实现方法简单可行，且当截断码元数目增多时或码内样点数目增加时，仅通过改变地址移位寄存器的长度或计数器的长度与ROM的长度即可，不至于使电路的复杂度成倍增加。

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关键词： FPGA 脉冲 成形滤波器