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　　在写寄存器的过程中，读信号要保持高(失效)。RDY信号是AD6620给出的握手信号，它会在写信号WR有效之后变低，之后，根据目标寄存器的不同，将在写信号有效后最早3个周期内再次升高，以表明写入工作完成。

　　与写寄存器过程相似，在读寄存器过程中，写信号也要保持高(失效)，RDY信号是AD6620给出的握手信号，它会在读信号RD有效之后变低，之后再根据目标寄存器的不同，在读信号有效后3个周期到5个周期内再次升高，以表明写入工作完成。有效数据会在第N+2个时钟周期后稳定的保持在数据总线上。

　　为了使用FPGA来实现对AD6620的配置，在FPGA配置了一个FIFO以用于存放需要配置的所有寄存器的值。在RDY信号重新处于等待状态时读取该FIFO，可获得下一个目标寄存器的地址和寄存器内的数据。

　　设计时可用QUARTUS II自带的嵌入式逻辑分析仪SIGNAL-TAP来调试时序，以完成配置，图1所示是一个完整的寄存器写周期的各信号线采样时序波形。

　　配置成功后的AD6620工作情况如图2所示，从图2中可以看到AD6620的输入数据和AD6620的I，Q两路的数据输出，同时也可以观察到各级同步信号的脉冲波形。

　　6 结束语

　　本文对新型ADC器件AD6620使用中的重点和难点问题，也就是AD6620的配置问题，给出了其实现方法，该方法具有一定的参考价值。事实上。该方法中的所有配置均已通过FPGA仿真验证。并在工作过程中按照实际运行情况通过了Signal-TapII测试。

关键词： 频率 变换器 DDC 变频 AD6620 数字 基于