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2 仿真实验及实物验证

　　根据系统各部分电路的功能要求,该文采用Verilog HDL语言和自顶向下的系统设计方法,对ADPLL电路进行综合设计。并分别利用QuartusⅡ 15.1和ModelSim-Altera 10.4b软件对源程序进行了功能和时序仿真，利用Signal Tap Ⅱ观察设计的内部信号波形。

　　例如，根据滞后环节的功能要求，我们用Verilog设计了滞后环节的硬件电路，其部分Verilog设计程序如下：

　　module chaoqianzhihou_1(clk_1,rst_n,fout,fout_1);

　　input clk_1,rst_n,fout;

　　output fout_1;

　　wire fout,fout_pos,fout_neg,count_onetozero;

　　reg fout_1;

　　reg fout_this,fout_last;

　　reg [15:0] count_last,count_this;

　　reg [15:0] count;

　　assign fout_pos=(fout_last==0 && fout_this==1) ? 1:0;

　　assign fout_neg=(fout_last==1 && fout_this==0) ? 1:0;

　　assign count_onetozero=(count_last==1 && count_this==0) ? 1:0;

　　在仿真图中，clk为50MHz的系统时钟，rst_n为复位信号，U0为锁相环输入信号，fout为锁相环输出信号，A的值决定锁相环处在不同捕捉区域,及对应的比例积分系数K1、K2的大小，因为积分系数一定时，比例系数越小，则系统稳定性越好，锁相速度越快，但太小会导致系统对输入噪声过于敏感;比例系数一定时，积分系数越小，则系统响应速度越快，但稳定裕度越小，且输出相位出现震荡^[3]。图4比较了不同环路滤波器参数对该文提出的ADPLL动态性能的影响。所以当相位误差大于输入信号周期的1/8时为快捕区，在输入信号周期的1/8到1/16之间为慢捕区，小于输入信号周期的1/16为锁定区，比例系数依次为1/2、1/4、1/8，积分系数依次为1/256、1/512、1/1024。通过上述设置可实现自动变模控制。

　　图5为锁相过程中，滤波器自动变模模块的仿真波形图。在输入信号突然发生变化时，前4个输入周期A为10属于快捕区，第5个周期A为01属于慢捕区，第6个周期A为00属于锁定区。

　　图6为加入超前、滞后模块后输出信号超前输入信号15个机器周期的仿真波形图。

　　图7、图8为EP4CE6E22C8型器件基于Signal Tap Ⅱ实现的全数字锁相环实测波形图。

3 结论

　　该文提出基于FPGA的自适应变模控制无线电能传输全数字锁相环，该ADPLL采用比例、积分结构且比例、积分系数可调，使该ADPLL锁相速度加快，超调量减小，通过中心频率可变分频器，使锁相范围增大。当系统时钟为50MHz时，该锁相环的锁相范围为1kHz-1MHz，该锁相环环路失所时的重新锁定时间最长为10个输入信号周期。通过参数设置可调节输出信号的相位。本文使用modelsim仿真并用Signal Tap Ⅱ观测实物波形，理论与实践一致。适用于无线电能传输电源对负载频率跟踪的需要。

　　参考文献：

　　[1]杨庆新,张献,李阳.无线电能传输技术及其应用[M].北京:机械工业出版社,2014.

　　[2]赵彪,陈希有,于庆广.用于非接触电能传输的自适应谐振技术原理[J].电工电能新技术,2010,29(2):33-37.

　　[3]盛臻.快速自适应全数字锁相环的研究与设计[D].南华大学,2014.

　　[4]肖帅,孙建波,耿华,等.基于FPGA实现的可变模全数字锁相环[J].中国电机工程学报,2012,27(4):153-158.

　　[5]胡华春,石玉.数字锁相环路原理与应用[M].上海:上海科学技术出版社,1990.

　　本文来源于必威娱乐平台 2017年第6期第58页，欢迎您写论文时引用，并注明出处。

关键词： 全数字锁相环 比例积分控制 FPGA 无线电能传输 201706