电子产品世界

　　3源同步系统的时序计算

　　源同步系统指数据和时钟是由同一个器件驱动发出的情况，下图是常见的源同步系统拓扑结构：

　　该系统的特点是，时钟和数据均由发送端器件发出，在接收端，利用接收到的时钟信号CLK采样输入数据信号DATA.

　　源同步系统的时序计算公式为：

　　TCO(max) + (Tflight-data - Tflight-clk)MAX + Tsetup(min) Thold(min) (式2)

　　时序计算的最终目标是获得Tflight-data - T flight-clk的允许区间，再基于该区间，通过Vsig参数，推算出时钟信号和数据信号的走线长度关系。

　　4 SPI4.2接口时序分析

　　SPI4.2(System Packet Interface Level4， Phase 2)接口是国际组织OIF制定的针对OC192(10Gbps)速率的接口。目前广泛应用在高速芯片上，作为物理层芯片和链路层芯片之间的接口。SPI4.2的接口定义如下：

　　SPI4.2接口信号按照收、发方向分为两组，如图3中，以T开头的发送信号组和以R开头的接收信号组。每组又分为两类，以发送信号组为例，有数据类和状态类，其中数据类包含TDCLK、TDAT[15：0]，TCTL，状态类包含TSCLK，TSTAT[1：0].

　　图3 SPI4.2接口信号

　　其中，状态类信号是单端LVTTL信号，接收端利用TSCLK的上升沿对TSTAT[1：0]采样，方向为从物理层芯片发往链路层芯片;数据类信号是差分LVDS信号，接收端利用TDCLK的上升沿与下降沿对TDAT[15：0]和TCTL采样，即一个时钟周期进行两次采样，方向为从链路层芯片发往物理层芯片。

　　由于接收信号组与发送信号组的时序分析类似，因此本文仅对发送信号组进行时序分析。

　　在本设计中，采用Vitesee公司的VSC9128作为链路层芯片，VSC7323作为物理层芯片，以下参数分别从这两个芯片的Datasheet中提取出来。

　　●状态类信号的时序分析

　　对状态类信号，信号的流向是从物理层芯片发送到链路层芯片。

　　第一步，确定信号工作频率，对状态类信号，本设计设定其工作频率和时钟周期为：

　　Freq=78.125MHz;

　　Tcycle = 1/ Freq = 12.8ns;

　　第二步，从发送端，即物理层芯片手册提取以下参数：

　　-1ns < Tco < 2.5ns;

　　第三步，从接收端，即链路层芯片手册提取建立时间和保持时间的要求：

　　Tsetup(min) = 2ns;

　　Thold(min) = 0.5ns;

　　将以上数据代入式1和式2：

　　2.5ns + (Tflight-data - Tflight-clk)MAX + 2ns < 12.8ns

　　-1ns + (Tflight-data - Tflight-clk)MIN > 0.5ns 整理得到：

　　1.5ns < (Tflight-data - Tflight-clk) < 8.3ns

　　基于以上结论，同时考虑到Vsig = 6inch/ns，可以得到如下结论，当数据信号和时钟信号走线长度关系满足以下关系时，状态类信号的时序要求将得到满足：TSTAT信号走线长度比TSCLK长9英寸，但最多不能超过49.8英寸。

关键词： 高速电路 DATA