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　　在设计过程中，如图5，图6所示，考虑到DSP内核的上电时间应比I/O模块的上电时间提前或同时发生，而两模块供电又是分开的，因此需设计硬件延迟电路。

　　(其中，VTH=1.2 V、IENX=6μA、R=51 kΩ)，这里取C=12 pF时，延迟时间为tDELAY=100 ns。

　　3.1 CVDD和CVDDSP的隔离

　　ARM内核和DSP内核上电顺序如图7所示，DSP内核的上电时间晚于ARM内核的上电时问，ARM上电后，使整个系统开始正常运转，而进行数据处理的DSP内核应在ARM上电一段时间后上电或不上电。所以对其提供1.3 V电压时，两内核之间需使用功率电感延迟电流，起到隔离的作用。设计时，将CVDD直接连接1.3 V电源，而CVDDSP经过一个功率电感后，再连接1.3 V电源。

　　3.2 PLL电源设计

　　开关电源干扰主要来源于工频电流的整流波形和开关操作波形，这些波形的电流泄露到输入部位就成为传导噪声和辐射噪声，泄露到输出部位就形成了纹波问题。PLL外部电路如图8所示，考虑到电磁兼容性的有关要求，在外部设计时加入EMI滤波网络，隔离外部电源纹波引入，抑制开关电源上的干扰。

　　3.3 DAC内核电压和模拟I/O电压的设计

　　由于DSP内核电压(Vcore=1.3 V)不能直接供给DAC内核(VDDAIPIV=1.2 V)，为增强DAC内核电源稳定性，如图9所示，采用功率电感L21，L22进行纹波滤波处理。而DAC的参考电压0.5 V无需吸入大电流，因此直接选用稳压二极管就能实现。模拟I/O电压VDDAIP8V=1.8 V，设计方法与上相同。

　　3.4 DDR2电源设计

　　DDR2外部电路图如图10所示，DVDDR2通过EMI滤波网络将1.8 V电压接入到DDR_VDDDLL引脚，实现对DDR2供电的目的;由于DDR2接口端输入阻抗大，所以DDR_VREF参考电压通过两个阻值为1 kΩ的电阻分压为0.9 V。

　　4 结论

　　嵌入式虹膜识别系统的电源网络采用软件关机电路进行控制，满足了810 MHz的DSP等各类高功耗内核的需求，并解决了内核上电时序先后顺序及其延时问题，提高了系统的稳定性和可靠性。该嵌入式虹膜识别系统现已量化投产，并成功投入社会使用。根据其实际应用表明，该电源系统具有可控性好、电压稳定、宽输入电压，并满足嵌入式系统所有器件功耗需求等的特点，达到了设计要求。

关键词： 虹膜识别 DM6446 软件关机 内核电源