电子产品世界

五、将内核测试图案重定向并整合到顶层

分层 DFT 方法可以便捷地实现顶层IC的测试图案整合。第一步是执行一些基本的DFT设计规则检查（DRC）。完成这一步只需要有顶层网表和所有内核的灰盒模型（图3）。分层DFT方法常常使用IC 层测试访问机制（TAM），将芯片的IO定向到需要测试的特殊区块或区块组。它既可以简单到只需要几个多路复用器，也可以复杂得多。复用的内核通常有并联广播到所有内核的输入信道，这样从一套输入信道就得到同样的测试。我们比较建议将TAM建立在 IJTAG 的基础上，因为IJTAG是一个非常广泛而灵活的标准，也最适用于即插即用。

图3：模式重定向需要独立生成的内核测试图案，并对其进行重新定向，使之可以从IC层执行。这张图显示了被重定向并整合的三个内核测试图案，使其并行执行。对于一个典型的 IC来讲，会有一些区块的测试图案被整合，而另一部分区块需要被放到另一阶段进行测试。

分层方法的最后一步是生成测试各内核之间互连的IC层测试图案。灰盒模型在这里被应用。它是设计后期的 ATPG 步骤，因为所有内核设计和 TAM 首先必须在此之前完成。

六、下一步是什么？

分层 DFT的扫描和包装器插入、灰盒生成和测试图案重定向等基本特性为许多设计提供了一个显著优势。但是选择哪些模块并行测试，哪些串行测试，使测试效率得到优化还需要很多做很多工作。有效的顶层规划要求一些内核测试图案信息必须是有效的。与帮助确定最佳压缩配置的压缩分析的功能类似，顶层TAM规划在内核设计可用时更为高效。针对这个问题正在开发的方法之一是将IC信道带宽动态分配给各个内核。这样的话，在设计TAM前就不需要知道内核测试图案的性质。此外，动态分配扫描信道将减少整个测试图案集的大小。

七、报告总结

分层DFT方法正在被许多设计所采用，它显著加快了 ATPG 的速度，降低了工作站的规模。这对于数亿门或以上的超大规模设计来说至关重要。分层DFT 的另一大优点是它很大程度上改进了工序，带来了即插即用的便利。因此，只要内核设计完成，那么更多的DFT和 ATPG 工作可以在设计周期的更早阶段进行，这些都有利于降低风险、提高可预见性、以及后期的 ECO。

关键词： 分层 DFT 即插即用 时钟切换