电子产品世界

　　有关专用处理器，利用一般的处理器制作工具，同样能够轻易进行最适化探索作业，进而使处理器的开发时间，从以往6个月压缩至2~3个月。实际开发时必需先进行Profiling描述、决定管线结构，再根据Profiling描述结果，对各SoC进行複合指令等，最佳指令追加作业，依此使参考用处理器达成SoC要求的最佳化目标，最后再利用指令设定，模拟分析估算成本、耗功等效能。

　　结构探索作业结束后，再整合客户的要求规格，评估客户提出的规格时，此时为防与止晶片出现怪异现象，除了动作等级的System C之外，必需使用低抽象度RTL（Register TraNSfer Level）等级的设计资料。一旦取得客户的许可后就可以同时进行System C的硬体、软体设计。由于C语言平台设计方式使用了，C语言演算、System C模型和RTL模型等多种模型，因此必需维持模型之间的理论等价性，然而实际上「形式验证工具」还未达到实用阶段，必需使用一般理论模拟分析，验证上述设计资料的等价性，其中RTL等级的理论模拟分析非常耗时，因此它已经成为C语言平台设计有待克服的问题。

　　目前动作合成工具技术上还不成熟，若直接转换成System C，Gate规模与消费电流值会变大。（IntercONnect Systems）

　　C语言平台的设计的特色

　　实际上利用C语言平台的设计方式方面，例如日本某业者，曾经开发以Pentium微处理器使用的压缩处理技术硬体化的SoC，使其具备MPEG-4单压缩功能，基于资料处理并联化对降低动作频率非常有效等考虑，因此使用动作合成方式使SoC整体达成的硬体连线化目的。由于在结构探索工程中已经针对并联处理段数，等相异多结构进行评估，因此检验结果与实际晶片的量测结果几乎完全相同，证实C语言平台设计方式可以实现高精度的结构探索目的。

　　另外，也有业者在开发应用在行动电话的长时间MP3音乐播放晶片，同样具备MPEG-4单压缩功能时，设计上被要求尽量降低耗功，因此设计人员决定採用动作合成方式，使SoC整体达成的硬体连线化目的。此外，该业者为了减少耗功与晶片面积，因此进行演算处理位元宽度最佳化设计，就展开调查各处理作业的资源消耗量，与演算位元宽度的关係，依此制作演算位元宽度、建立调整方桉、进行音质检验、决定位元宽度，根据实测结果证实传统同等级SoC的耗功为60mW，可以降至7mW。

　　东芝成立小组导入C语言设计平台

　　目前可以感受到，随着半导体制程的微细化，SoC的开发时间越来越长，在此同时短交期、低成本的要求依然没变，因此大幅提高SoC的设计效率，成为开发SoC时非常重要的课题。以往SoC大多利用高抽象度动level设计硬体，设计资料使用C语言平台描述，如此就能够在SoC样品晶片完成前，开始进行软体验证、修正作业。

　　所以，东芝在2005年就成立「R-CUBE」小组专研新晶片的前期设计规划，来因应此一变化，R-CUBE高阶设计环境主要是由，软、硬体协调验证环境、结构探索环境、高阶验证环境、高阶合成环境，和整体验证环境等等，5个次环境构成。

关键词： C语言 SoC设计