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图中，虚线表示标准参考信号f(t)=Asin(ωt+φ)，实线为叠加之后的信号，可以看出，tk1、tk2、tk3时刻为过零点，Vk的大小由△tk决定。△tk的值可以通过测量过零点tk1、tk2、tk3得到，Vk的表达式可以推导如下：

其中，Nc为在时间间隔△tk内的采样点数，fs为设置的ADC的采样率。
1．3 测试方法的弊端
利用以上方法，可以得到DAC输出电压的值Vk，进而求出静态参数DNL、INL的大小。需要关注的是：为了得到过零点序列，参考正弦波的幅值A必须大于DAC的满量程电压范围；同样由式(5)得到ADC的最低采样率：

△V幅值分辨率，通过式(6)可以看出：为了确保测试的准确性，△V应该尽可能地小，并且在其他条件不变的情况下Nc的值越大越好。因为这种方法的本质在于将幅度上的高精度测试转移到时间上来。因此采样率越高，测量结果越准确，但是采样率与测试设备息息相关，不可能无限制提高。这种情况下，如果没有设备能够提供足够高的采样率，那么只能降低信号频率f。但是降低信号频率f将带来另一个问题，就是测试时间的成倍增加。
在文献中作者曾对16位且幅值为±10V的DAC进行了实测，采用泰克TDS7404B数字示波器作为采集信号用的ADC。其主要参数为：8位分辨率、20GS／s的最高采样率。设置△V=LSB／40，Nc=5，正弦波频率f=100Hz，幅值A=11V。通过式(6)得到的采样率高达5GS／s。每次测10个Vk对其做平均，这样每测一个Vk花费的时间是0．1s，即便拥有这样的超高采样率的设备，完整地测一个16位的DAC所需要的时间也至少需要两个小时。

2 提出的方法
从降低测试时间的角度考虑：首先，从图3中可以看到，利用正弦波作为参考波形至少需要3个过零点才能得到DAC的输出电压值，其次，为了降低检测每个过零点所需要的时间，最直接的方法就是提高参考信号的频率f，但是由于设备条件的限制，采样率fs不能再提高。从式(6)中可以看出，Nc、△V都是约定值，不可变动，唯一能改变的就是参考正弦波幅值A，但A的最小值也受到限制，因为一旦A小于被测DAC的量程范围，DAC中大于A的输出电压将无法测得。实际上，A的限制是因为我们需要测试每一个代码对应的输出电压值。

但事实上，我们并不需要测试每一个Vk。对静态测试而言，主要是了解被测DAC的线性度，如图4所示。影响DNL的主要是相邻两个输入代码的输出电平幅值之差与理想步长之间的偏差，即Vk+1-Vk与LSB之差。将DNL、INL的计算公式适当变化如下：

由图4和式(7)、(9)可以看出，只要知道输入代码的实际电压与理想电压的差值，一样能计算出DAC的静态参数。
基于以上认识，设计了如下的测试系统架构模型。

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关键词： DAC 零点 检测 高分辨率