MSP430之系统时钟
Rse1.O,Rsel.l,Rse1.2三位控制某个内部电阻以决定标称频率。
Rse1=0,选择最低的标称频率;
...... 參考手冊
Rse1=7,选择最低的标称频率;
3.BCSCTL2基本时钟系统控制寄存器2,各位定义:
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
SELM.1 SELM.0 DIVM.1 DIVM.0 SELS DIVS.1 DIVS.0 DCOR
SELM.O,SELM.l选择 MCLK 时钟源。
0时钟源为 DCOLCK(默认时钟源);
1时钟源为DCOCLK ;
2时钟源为LFXTlCLK(对于MSP430Fll/l2X),
时钟源为XT2CLK(对于MSP430F13/14/15/16X);
3时钟源为 LFXT1CLK 。
DIVM.O,DlVM.l选择 MCLK 分频。
01分频(默认MCLK=DCOCLK);
12分频;
24分频;
38分频。
SELS选择 SMCLK 时钟源 。
0时钟源为 DCOCLK(默认肘钟源);
1时钟源为 LFXTlCLK(对于MSP430Fll/l2X ),
时钟源为 XT2CLK(对于MSP430F13/14/15/16X)。
DIVS.O,DIVS.l选择 SMCLK 分频。
01分频(默认 SMCLK=MCLK);
12分频;
24分频;
38分频。
DCOR选择 DCO 电阻。
0内部电阻;
1外部电阻。
Puc信号之后,DCOCLK被自动选作MCLK时钟信号,根据需要MCLK的时钟源可以另外设置为 LFXTl或者XT2。设置顺序如下:
(1)复位OscOff;
(2)清除OFIFG;
(3)延时等待至少50us;
(4)再次检查OFlFG,如果仍然置位,则重复(3)、(4)步骤,直到OFIFG=0止。
![](https://webstorage.eepw.com.cn/images/2014/m/wx.png)
加入微信
获取电子行业最新资讯
搜索微信公众号:EEPW
或用微信扫描左侧二维码