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(1)时钟分配及电平转换电路

时钟分配及电平转换电路如图4所示。由于CPLD控制电路产生的10 MHz方波时钟信号是LVCMOS电平，本脉冲电路采用LVPECL电平，因此需先将LVCMOS电平转换为LVPECL电平，又由于本电路有两路信号，因此需进行时钟分配得到两路时钟。Maxim公司的MAX9323的主要功能和特性为低偏移、低抖动，2个LVCMOS输入时钟信号中的1个被分配到4个差分LVPECL输出。1个单逻辑控制信号CLK_SEL选择2个输入中的1个。器件工作在3.0 V~3.6 V范围内，如果采用3.3 V供电，则最多仅消耗25 mA的供电电流。此电路中，CLK_SEL被设置为接地，选择CLK0时钟信号输入，CLK_EN被设置高电平使能4路差分LVPECL 输出，本电路中只用到2路。根据LVPECL电平驱动要求，其输出端应通过50 Ω上拉电阻拉到VCC-2 V，即拉到1.3 V。此外，为确保电源稳定，采用多个电容旁路对电源去耦。

(2)可编程延时电路

可编程延时器是窄脉冲产生电路最为关键的芯片，ON Semiconductor公司的MC100EP195 10 bit可编程延时线，最小延时步进为10 ps，可产生10 ns范围内的可编程延时。它采用差分LVPECL输入输出，并且LEN具有锁存D[9：0]10 bit编程数据的功能，同时D[10]、SETMIN、SETMAX、CASCADE、CASCADE可构成级联系统来扩展延时范围。本电路中用到两路信号，第1路两片级联，第1片的SETMIN、SETMAX分别与第2片的CASCADE、CASCADE相连，如图5(a)所示。D[10]是级联信号CASCADE的控制引脚，当D[10]为低电平时，CASCADE产生低电平，CASCADE产生高电平，使得片1的SETMIN高电平将产生最小延时，片2的延时由D[9：0]确定;当D[10]为高电平时，CASCADE产生高电平，CASCADE产生低电平，使得片1的SETMAX高电平将产生最大延时，片2的延时由D[9：0]确定，这样可以将可编程延时范围扩展到20 ns。但由于芯片本身有2.2 ns的固有传输时延，两片级联即有4.4 ns的固有传输时延。本脉冲发生器是将两路时钟信号进行比较，为了抵消第一路延时芯片的固有传输时延，另一路采用同样型号的两片芯片直接相连，并且将两片延时芯片SETMIN都设置为高电平产生最小延时，如图5(b)所示，这样就能够抵消芯片产生固有传输时延，使得两路时钟信号的延时差只受延时数据控制，能够得到极窄脉冲。根据LVPECL电平驱动要求，其输出端应通过50 ?赘上拉电阻拉到VCC-2V，即拉到1.3V。

(3)高速比较及与门电路

高速比较及与门电路主要由高速比较器、LVPECL与门和RC微分电路3部部分组成，如图6所示。由于时钟信号经过一段传输距离后，信号的边沿会产生恶化和畸变，为了保证时钟信号边沿的陡峭，高速比较器ADCMP567对经过延时后的两路时钟信号进行整形，使得与门的输出不会有干扰脉冲的出现。ADCMP567是双通道高速比较器，具有比较模式和锁存模式两种工作模式。本电路中的两个通道都使用比较模式，使得输出信号能实时反映输入信号比较的结果，这通过将LEA和LEB接高电平VCC(3.3 V)，将LEA和LEB接VCC-2.0 V(1.3 V)实现。将输出的两路LVPECL信号送入与门芯片进行“与”运算即可得到窄脉冲，不同的延时差能产生不同脉宽的窄脉冲。最后，通过RC微分电路就可以得到一阶高斯窄脉冲。不同脉宽的脉冲信号经过微分后得到的一阶高斯窄脉冲的正脉冲部分和负脉冲部分在拐点处延时不同，会导致波形的不连续性和失真，这与RC微分电路充放电时间常数t有关，t应该满足和脉冲宽度tw相当，这样就能保证波形的连续性，减小失真。因此可以采用可调电容，以满足不同脉宽的需要，得到波形良好的一阶高斯脉冲。

关键词： LVPECL CPLD 门电路 脉宽可调