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三片AD9852的控制时序信号由EPLD产生。本设计采用ALTERRA公司生产的可编程逻辑器件EPM7128AETC100，对TMS320C6416的高位地址信号、数据信号和控制信号编码，产生三片AD9852全局复位、读/写使能、频率或相位切换等控制信号。

写入AD9852的数据先存入I/O缓存器，在I/O更新信号到来时写入相应的寄存器改变AD9852的工作状态。本设计中，I/O更新信号既可以由DSP写完控制字后产生，也可由EPLD将系统时钟分频定时产生，两种方式的选择以及分频倍数的控制同样由EPLD对TMS320C6416的信号编码实现。

2．3．2 时钟设计

DDS输出的信号的频谱特性在很大程度上取决于参考时钟的频谱特性，参考时钟的一些主要特性如相位噪声、时钟抖动以及频率稳定度都直接地反映在DDS的输出信号上。DDS的时钟电路能否设计达到高稳定、低噪声、精确同步直接影响本系统性能的优劣。AD9852的参考时钟可以采用单端输入或差分输入，由于差分信号可能有效抑制共模噪声和电磁能量外泄，根据AD9852对峰峰值的要求(>400mV)，本设计采用差分LVPECL逻辑。

本模块采用40MHz的晶振，经缓冲器CY2305输出三路同步时钟，如图3所示。其中一路接SH853501，将一路LVCMOS时钟变成三路差分LVPECL时钟后，分别传送给三片AD9852，经片上锁相环倍频形成DDS的系统时钟；一路给时序控制模块EPLD，将时钟信号分频后产生三片AD9852的I/O更新时钟；另一路作为同步时钟供给信号处理机。

2．4 通信模块

雷达模拟器与CP机间采用USB通信协议，由S3C44B0X控制USB接口器件ISP1581实现。DSP可以通过控制EPLD给信号处理机发送目标角度信息，也可以利用多通道缓冲串口向处理机传送目标信息。本系统提供了衰减控制接口，由DSP产生相应的衰减控制字，传给锁存器SN75LVC574，控制处理机上的数控衰减器。

3 相参脉冲雷达动目标信号的模拟

本系统中的三片DDS以及控制刷新和工作时序的EPLD采用同一个时钟源，并向信号处理机提供同步时钟输出，因此应用本系统可设计中频相参雷达信号的模拟。

关键词： 中频信号 AD9852 TMS320C6416 S3C44B0X