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写入AD9852的数据先存入I/O缓存器，在I/O更新信号到来时写入相应的寄存器改变AD9852的工作状态。本设计中，I/O更新信号既可以由DSP写完控制字后产生，也可由EPLD将系统时钟分频定时产生，两种方式的选择以及分频倍数的控制同样由EPLD对TMS320C6416的信号编码实现。

2．3．2 时钟设计
DDS输出的信号的频谱特性在很大程度上取决于参考时钟的频谱特性，参考时钟的一些主要特性如相位噪声、时钟抖动以及频率稳定度都直接地反映在DDS的输出信号上。DDS的时钟电路能否设计达到高稳定、低噪声、精确同步直接影响本系统性能的优劣。AD9852的参考时钟可以采用单端输入或差分输入，由于差分信号可能有效抑制共模噪声和电磁能量外泄，根据AD9852对峰峰值的要求(>400mV)，本设计采用差分LVPECL逻辑。
本模块采用40MHz的晶振，经缓冲器CY2305输出三路同步时钟，如图3所示。其中一路接SH853501，将一路LVCMOS时钟变成三路差分LVPECL时钟后，分别传送给三片AD9852，经片上锁相环倍频形成DDS的系统时钟；一路给时序控制模块EPLD，将时钟信号分频后产生三片AD9852的I/O更新时钟；另一路作为同步时钟供给信号处理机。
2．4 通信模块
雷达模拟器与CP机间采用USB通信协议，由S3C44B0X控制USB接口器件ISP1581实现。DSP可以通过控制EPLD给信号处理机发送目标角度信息，也可以利用多通道缓冲串口向处理机传送目标信息。本系统提供了衰减控制接口，由DSP产生相应的衰减控制字，传给锁存器SN75LVC574，控制处理机上的数控衰减器。
3 相参脉冲雷达动目标信号的模拟
本系统中的三片DDS以及控制刷新和工作时序的EPLD采用同一个时钟源，并向信号处理机提供同步时钟输出，因此应用本系统可设计中频相参雷达信号的模拟。

本设计中，信号处理机利用信号模拟器输出的同步时钟，将其分频生成触发脉冲，送给模拟器DSP的外中断源4，触发脉冲的周期对应雷达信号的PRT（脉冲重复周期）。EPLD分频时钟的周期对应雷达脉冲信号的脉宽，该信号提供AD9852的I/O更新时钟，同时接DSP的外中断源5。使用两路DDS。DDS1模拟动目标回波，DDS2模拟杂波信号。
在PC机上，根据要模拟的目标及环境特性，通过建立相应模型，计算生成目标回波及杂波的幅度控制字存储。DSP主程序首先将这些数据读入SDRAM。在设计定的目标角度范围内，每次接收到触发信号，经由目标距离决定的延时，DSP中断产生一个目标回波信号。信号的频率和相位包含目标运动的多普勒频率信息，幅值从SDRAM读入；杂波采用DDS2连续输出产生，每隔一个脉冲持续时间DSP进入一次中断，读取SDRAM改变杂波的幅值。DSP主程序及中断处理程序流程如图4所示。

以上模拟过程采用的雷达信号为简单矩形脉冲，脉宽等于DDS更新信号的周期。如果采用大脉宽，在脉宽内每个DDS更新时钟到来时，按照巴克码或M序列改变信号的相位，可模拟相位编码脉冲压缩信号。当AD9852工作在CHIRP模式下，通过设置频率步进步长和斜率计时（即变化的频率在每个频率点上停留的时间）控制字，可模拟线形调频脉冲压缩信号。在同一模式下，若在脉宽内每个DDS更新时钟到来时改变频率步进步长或斜率计时控制字，可模拟非线性一调频脉冲压缩信号，其原理如图5所示。

本设计主要具有以下特点：
（1）利用AD9852的多种工作模式，可方便产生多种雷达信号，而且频率捷变速度快，捷变时相位连续，频率分辨率高达10-6Hz。
（2）通过TMS320C6416同时控制三片DDS，读写速度快，保证了实时性和输出信号相位相参数。
（3）通过ARM控制USB模块和DSP主机口，可实时修改信号参数和加载新的程序及数据。
（4）采用三路DDS，并提供同步时钟输出，为适应不同体制雷达的要求提供了保证，更具通用性。
实验和应用结果表明，该系统能够模拟多种体制的雷达中频信号，而且不同信号间切换方便，使用灵活。该系统为雷达中频信号模拟提供了一个通用的硬件平台。在此基础上，通过丰富和完善软件数据库，可建成通用雷达中频信号模拟系统。

关键词： 雷达 中频信号 AD9852 S3C44B0X