电子产品世界

芯片的结构

根据3.2节的讨论。FC协议芯片对上层的接口(ULP)采用PCI接口，由芯片内置的PCI-TARGET内核实现。

虚线方框部分构成了FC的N端口，整个芯片中有2个N端口。每个FC-N端口由“FC收发通道”和“FC帧收发控制器”2层构成。“FC收发通道”与光电接口模块配合可实现FC-0层、FC-1层和FC-2层中数据帧收发的功能。该层为上层接口提供用于数据帧收发的片内FIFO通道。“FC帧收发控制器”实现FC-2层的数据帧打包、开包和检错。另外，通过芯片内嵌的软件模块实现FC-2层的序列和交换协议;同时提供ULP接口。下文对FC通道、帧收发控制器、CPU内核及ULP 接口作分别讨论。

FC收发通道模块的设计

功能概述

该模块主要完成FC-2层帧的收发，包括：完成SERDES(串-并互相转换模块)与光电接口的连接、完成FC-1层的8b/10b编解码、FC-2层帧级的CRC校验和FC有序集码的译码;同时利用内置存储器构成FIFO与FC芯片后端模块进行数据交换的缓冲区。

组成结构

该模块分为“FC发送通道”和“FC接收通道”。在收发通道之间提供多种自环测试的通路(未在图中标出)。

“FC发送通道”主要由以下单元组成：

(1)并-串转化单元;

(2)发送时钟锁相环;

(3)8b/10b编码单元;

(4)CRC校验生成单元;

(5)TX-FIFO发送控制单元;

(6)TX-FIFO数据输入缓冲单元;

(7)自环控制单元。

“FC接收通道”主要由以下单元组成：

(1)串-并转化单元;

(2)接收时钟锁相环;

(3)时钟恢复单元;

(4)同步检测单元;

(5)有序集译码单元;

(6)8b/10b解码单元;

(7)CRC校验单元;

(8)RX-FIFO发送控制单元;

(9)RX-FIFO数据输出缓冲单元;

(10)自环控制单元。

数据收发缓冲区的定义

数据缓冲区TX-FIFO、RX-FIFO的定义如表2所示：途中发送缓冲区是33位，低32位是发送的数据，第32位用于表示当前码字是否为有序集码。接收缓冲区是36位，低32位是接收到的数据，高位部分保存FC-2帧的CRC校验结果、8b/10b码的译码校验等信息。

关键词： 片上系统 方案 协议芯片