嵌入式微处理器IP core设计与分析
(1)控制器模块的状态机实现
根据本文中多数输出要保持一个完整的时钟周期，此时钟周期内输出不能受时钟信号的影响，所以采用Moore型有限状态机来完成控制器模块的设计。整个控制模块的设计通过主状态机和子状态机两步来完成。注状态机模型如图3所示。
以中断处理子状态机设计为例，对子状态机的设计进行说明，状态转换图如图4所示。
(2)存储器模块的设计
存储器是数字系统的重要组成部分，数据处理单元的处理结果需要存储，许多处理单元的初始化数据也需要存放在存储器中。本文的存储器结构，采用的是将程序存储器和数据存储器分开寻址的哈佛结构。同时又将数据存储器分为内部数据存储器和外部数据存储器两部分来设计。
(3)中断系统设计
本文中的中断系统在控制通路来完成，共提供了5个中断源，同时通过对中断优先级寄存器IP中的某位的置位或清除，可以把每个中断源分别编程为高优先级或低优先级。如表1所示。
(4)定时器／计数器模块的设计
定时器／计数器是微处理器中重要的外围模块，它主要是完成作为定时器和事件计数器的功能。在作为定时器工作时，每一个机器周期使定时寄存器加1计数。在作为事件计数器工作时，是对外部输入负跳变信号做加法计数，规定在每个机器周期的某一状态采样此信号，在前一个周期采样到“1”，后一个周期采样到“0”时计数加1，而在检测到跳变信号后的那个周期的下一个状态时，新的计数值装入计数寄存器。
3 系统综合、仿真验证与性能分析
在整个微处理器IP核的设计过程中，利用可编程逻辑器件进行电路验证对于保证设计的正确性和投片成功十分重要。在FPGA的设计流程中包括三种基本的验证方法：HDL、RTL级描述仿真，门级仿真和布线后的时序仿真。具体验证流程如图5所示。仿真的目的就是要确认设计的正确性。如果出错的话，则通过分析仿真器的输出波形，找出出错的原因，并对原设计进行修改。
加入微信
获取电子行业最新资讯
搜索微信公众号：EEPW
或用微信扫描左侧二维码