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3 基于FPGA的同步数字复接系统设计与实现
根据系统实现功能要求的特征，本文以Verilog HDL硬件描述语言为基础对电路进行功能描述，建立FPGA模型，利用综合仿真设计工具QuartusⅡ8．0对复用端和分解端分别进行系统功能仿真、综合布局布线，并结合仿真波形结果，分析说明系统功能实现的正确性。
3．1 复用端电路设计原理
复用端主要由定时时钟输入、时钟分频和复接模块组成，电路原理框图如图3所示。定义一路8 MHz的定时时钟输入信号CLK8和4路2 048 Kb／s的PCM基群信号a，b，c，d为支路输入。定时时钟通过分频产生一路2 MHz的模块内部时钟信号，并由模块内部逻辑产生一路LD控制信号。复接器主要完成功能为在2 MB时钟控制下，接受支路输入的基群码元信号，每接收到8个码元信号后将其分别锁存在4个支路锁存器re-ga，regb，regc和regd中，然后在LD控制下将其搬移到32位并入串出移位寄存器，同时在8 MHz时钟信号控制下串行输入经过复用的8 196 Kb高速信号e，其中LD信号的周期被设计为PCM信号的一个时隙间隔，系统利用时钟的同步性可实现4路低速支路输入和一路高速串行输出，电路原理结构图如图3所示。

3．2 复用端功能仿真结果分析
利用QuartusⅡ进行综合仿真后，加载波形进行功能仿真分析。由于一帧信号码元信息太多，为了便于分析，对仿真结果截取了一个LD周期，也即一个时隙的码元信号复用情况。CLK2时钟上升沿采集支路某一时隙码元信号并存入锁存器，为方便表示，利用十六进制数据表示信号某时刻状态值，如图4所示。

LD上升沿到来时刻，支路寄存器采集到的一个时隙码元信号情况值为：rega=10010010B(92H)；regb=11010101B(D5H)；regc=11000110B(C6H)；regd=11010100B(D4H)。经过时分同步复用后的高速输出信号为：e=10010010110101011100011011010100B(92D5C6D4H)，信道传输速率提高了4倍。码元信号复用过程及仿真波形示意如图4所示。

3．3 分解端电路设计原理
在分解端，8 MHz高速串行信号e首先经过同步时钟提取模块，根据串行数据的内部特点，利用数字锁相环等技术提取出和发送端同频、同相的时钟信号CLK8，然后经过帧同步检测模块，建立状态机对串行数据中的TS0时隙的帧同步码元进行检测；这样保证了接收端能够准确无误的恢复发送端的数据。对于高速数据分解为4路支路信号的电路原理刚好和复用端相反，如图5所示。

3．4 分解端功能仿真结果分析
与复接端相反，利用CLKS高频时钟读取串行e的码元信号到锁存器rege中，LD信号为内部逻辑产生的控制信号，负责码元分解搬移。由于一帧信号容量过大，故截取了某帧内的一个时隙以便于观察分解还原功能的实现，在32个CLK8时钟周期内从串行输入数据e采集到的码
元信号锁存在rege移位寄存器中，如图6所示，rege=11100111001110011100111001110011B(E739CE73H)，从波形图上可见分解后的支路锁存实时状态值为：rega=111001 11B(E7H)；regb=OO11l001B(39H)；regc=11001110B(CEH)；regd=01110011B(73H)，而恢复出4个支路的时隙码元信号为：a：11100111；b：00111001；c：11001110；d：01110011。分解过程及其信号分解还原波形如图6所示。

4 结语
本文主要依据PCM30／32基群信号的特点，结合FPGA建模仿真，利用QuartusⅡ8．0仿真综合软件，实现4路低速信号的同步时分复用，提高信号传输效率；并在分解端将其分解还原为4路原始信号。功能仿真结果正确，在允许的信号延时下实现了系统主要功能。系统基于FPGA的设计，便于功能修改和扩展，只需实时修改内部参数即可。