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图1 同步器链的默认布置图

图中，将寄存器链放置在两个单元中：第一个为ILOGIC单元，而另外两个寄存器放置在SLICE单元中（选择具有相同时钟的3个寄存器和链）。这是减少亚稳态问题的一种快速且非常简单的方法，还有其他一些方法不但可减少亚稳态问题，还可优化性能。

使用赛灵思逻辑块的IDDR方法
在Virtex-4和Virtex-5 FPGA中，赛灵思将其ILOGIC模块直接放置在I/O驱动器和接收器的后面。该模块包括4个存储元件寄存器和1个可编程绝对延迟元件。

Virtex-4与Virtex-5器件均采用这4个寄存器来实现双倍数据率输入(IDDR)寄存器，功能设计师只需例化IDDR原语便能实现。这将使 受益匪浅。

这种原语的其中一个模式称为SAME_EDGE_PIPELINED。图2显示了采用这种模式的DDR输入寄存器及相关信号。绿色矩形框显示了一系列最优的寄存器，可用其解决亚稳态问题。此外，使用 IDDR 方法还有一个优势，即能使用两三倍之多的主时钟，同时又不会造成任何设计时延问题。

图2 SAME_EDGE_PIPELINED模式中的输入DDR

只需少量代码
在《Virtex-4用户指南》的328～329页，举例说明采用VHDL和Verilog语言编写的IDDR原语的例化。以下采用Verilog语言的IDDR原码例化的典型实例：
defparam IDDR_INT2.DDR_CLK_EDGE = SAME_EDGE_PIPELINED;
defparam IDDR_INT2.INIT_Q1 = 1'b1;
defparam IDDR_INT2.INIT_Q2 = 1'b1;
defparam IDDR_INT2.SRTYPE = SYNC;
IDDR IDDR_INT2( .Q1(sync_data),
.Q2(signal_noload), .C(CLK_2X),
.CE(1'b1), .D(async_data),.R(), .S());
在图3中看到全新的布局图。 用这种方法将寄存器链放置在两个单元：前两个寄存器放置在ILOGIC单元中，另一个寄存器则放置在SLICE单元中（这里选择的链具有3个寄存器和2个不同的时钟，其中一个时钟速度是另一个的两倍）。

图3 显示IDDR替代的同步器链

整体而言，亚稳态问题会给设计带来不便，但采用一些快速便捷的解决方案（如以一种新的方式使用IDDR原语）就能大幅降低设计发生亚稳态问题的几率。大家应在创建设计时就采用上述方法，而不应事后亡羊补牢，这样就能创建出既能灵活应对亚稳性问题，而且所占面积、性能和成本又得到优化的架构。

关键词： IDDR 亚稳态