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图3中‘0’时刻为采样时钟上升沿，此时刻FPGA系统将并行的62路数字信号缓存入62 bit寄存器中。由于传输延时时间受系统布线和FPGA内部布局的影响，系统时钟和采样时钟上升沿不一定是同步的，图中‘0’时刻到‘2’时刻之间可能有1～2个系统时钟周期，这段时间内，系统不动作等待采集信号可靠地写入寄存器，这样可以避免‘0’和‘1’时间间隔过小，采集的数据未完全写入寄存器的情况。在之后的‘2’时刻至下一周期‘0’时刻，系统完成写入SRAM的工作。其中‘2’时刻至‘3’时刻为第一写入周期，系统将寄存器中的0 bit～15 bit写入SRAM中；‘3’时刻至‘4’时刻为第二写入周期，系统将寄存器中的16 bit～31 bit写入SRAM中；‘4’时刻至‘5’时刻为第三写入周期，系统将寄存器中的32 bit～47 bit写入SRAM中；‘5’时刻至下一周期‘0’时刻为第四写入周期，系统将寄存器中的48 bit～61 bit写入SRAM中。这样，同一采样时刻的62通路的数字信号被分时地写入SRAM中，信号保持真实的同步信息。此时，系统的数据缓存速率达310 Mb/s。
上述方法中，‘5’时刻至下一周期‘0’时刻只进行了一次写入，实际上这段时间可以容纳6个写入周期，时间并没有被充分地利用。对其进一步扩展，将系统时钟周期充分地利用，可以同时采集更多通路的信号，将第六到第十个系统时钟周期也用于信号缓存，则可以同时缓存16×9=144路数字信号。这种情况下，系统的数据缓存速率可达720 Mb/s。
考虑采用SRAM的极限访问速率的情况，可以选用100 MHz的系统时钟，这时系统的数据缓存速率可达1 520 Mb/s。
选用的SRAM的数据写入极限速率为1 600 Mb/s，此种方法的数据缓存速率达SRAM数据缓存极限的95%，实现了高速的数据缓存。
3 缓存数据重组织
按照上述数据缓存的方法，同一通道的数据不是连续地存储在SRAM中。SRAM中的数据存储顺序如图4所示。图中第一列表示SRAM地址，offset为数据存储的初始地址偏移；第一行表示数据位，选用的SRAM中一个地址对应2字节数据，有16个数据位；剩余每个方格表示一个数据存储单元，方格里的数字表示该单元用于存储第几通道的数据。

定位一个通道的一位数据需要知道其对应的SRAM地址和位号。假设通道m的第i位数据由[addr(m，i)，bit(m，i)]定位。分析SRAM中的数据存储顺序可知：
addr(m，i)=offset+1+[(m-1)/16]+(i-1)×4；
bit(m，i)=(m-1)%16。
其中m=1，2，3，…，64；i=1，2，3，4，…。
FPGA系统向ARM系统发送数据时，将同一通路的数据抽取出来，以一个字节为单位连续发送，所以需要对存储的数据进行重组织。在FPGA系统中，使用6 bit变量dch[5：0]表示通道号，其中000000(b)表示通道1(m=1)，000001(b)表示通道2(m=2)，依此类推。数据位计数i使用N位变量bitcnt[N-1：0]来表示，其中N由存储的总数据量决定，与通道号类似，全零表示i=1情况，1(b)表示i=2情况，依此类推。因而有：
[(m-1)/16]=dch[5：4]；
(i-1)×4={bitcnt[N-1：0]，00(b)}；
(m-1)%16=dch[3：0]。
数据由FPGA中的变量定位表示为：
addr=offset+1+{bitcnt[N-1：0]，dch[5：4]}；
bit=dch[3：0]。
FPGA系统根据以上公式将各个通道数据逐位地从SRAM中读出，并移入移位寄存器中，从而把同一通路的数据以字节为单位连续地组织起来。
4 采集实验结果
为了进行测试，基于FPGA设计了专用信号发生器，产生62路数字信号用于测试。62路数字信号中包括4.07 kHz～520.8 kHz(50 MHz的96分频)的TTL信号及恒高、恒低电平信号。
由于数字信号通道数较多，这里以其中不包含恒高和恒低的9～12通道来说明采集精度，采集结果如表1。

依此可知，各通道采集结果与输入信号对应，说明个通道采集结果正确，本采集系统可靠。
以某型雷达做为被测对象，系统进行了实际工作测试。采集性能如表2所示。

本文介绍基于嵌入式技术的并行数字信号采集系统的设计，系统采用DMA技术实现了62路数字信号同步采集，用于某型雷达预留测试接口信号的采集，整体采集速率达310 Ms/s。利用本设计中提出的DMA方法，系统可以进一步扩展，从而实现128路数字信号同步采集，并使整体采集速率达1 520 Ms/s，此时SRAM的写入速度已成为主要的限制。

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关键词： DMA 并行 数字信号 高速采集