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二分频电路

时钟脉冲输入CLK频率为1MHz，一方面为203分频及脉宽整形电路、143分频及脉宽整形电路提供1μs的方波，使二个脉宽整形电路产生0.5μs脉宽信号；另一方面CLK经二分频电路产生500kHz信号，提供给203分频及脉宽整形电路、143分频及脉宽整形电路、166分频及脉宽整形电路作为分频电路的输入信号，同时提供给消抖动电路及编码器、166分频及脉宽整形电路、18.5分频及脉宽整形电路用来产生1μs脉宽信号。

消抖动电路及编码器

消抖动电路能消除开关的（文内未见有提及机械开关，如电路开关应是上升、下降边沿抖动对输出的影响，它分别将开关的输入信号转变为1μs脉宽的输出信号。CW开关、SA-2开关、SA-3开关信号经编码后产生对应的码元00、01、10信号，控制选择器工作。

各分频及脉宽整形电路

5个分频电路按功能的要求产生各自的重频频率，再经脉宽整形电路产生出符号各信号脉冲宽度（1μs或0.5μs）的脉冲。如：203分频及脉宽整形电路产生2463Hz、0.5μs脉宽的信号；166分频及脉宽整形电路产生3012Hz、1μs脉宽的信号；143分频及脉宽整形电路产生3097Hz、 0.5μs脉宽的信号；18.5分频及脉宽整形电路产生132Hz、1μs脉宽的信号；3分频电路产生44Hz方波信号。

SA-2指令组形成电路

将2463Hz、132Hz与44Hz信号一起加到SA-2指令组成电路，产生一组脉冲序列，构成每秒132个单指令、44个指令组。在560μs内只有一个脉冲，称为单指令，有2个或更多脉冲，称为指令组。

选择器

依据编码器输送来的码元，选择器输出对应的工作状态。当码元为“00”时，“OUT2”输出连续波雷达模拟信号；码元为“01”时，“OUT2”输出SA -2的重频脉冲，“OUT1”输出SA-2的指令信号组；当码元为“10”时，“OUT2”输出SA-3的重频脉冲，“OUT1”输出SA-3的指令信号。

3控制芯片VHDL语言描述

由芯片的结构可以看出，6个分频器电路除了它们的分频系数不同外，VHDL（甚高速集成电路描述语言）的结构是类似的，稍加改变便可设计成各自独立的元件单元。脉宽整形电路可设计成标准的基本单元，以元件形成供4个脉宽整形电路和消抖动电路调用。SA-2指令组形成电路、编码器和选择器分别设计成独立的元件单元。将上述各单元按它们的信号关系连接起来，便构成了芯片构造体描述。该设计直接采用VHDL的RTL（寄存器传输描述）方式，来简化设计步骤和缩短设计时间。其VHDL硬件描述语言主程序流程图如图3所示。

结束语

我们采用VHDL硬件描述语言，通过MAX+PLUS Ⅱ开发平台，经编译、仿真无误后，写入Altera公司EPM7064S器件中，经调试，其性能完全达到设计要求。

关键词： FPGA 模拟 雷达信号