电子产品世界

4 软件设计
对于高速RAM的读写控制，可采用状态机的方法实现。状态机有多种分类方法。根据输出是否与输入信号同步，状态机可以划分为同步和异步状态机。而根据输出是否与输入信号有关，则可分为Mealy型和Moore型状态机。对于Mealy型状态机，其时序逻辑输出不仅取决于状态，还取决于输入。通常输出是当前状态值、当前输出值和当前输入值的函数；而Moore型状态机时序逻辑电路输出只取决于当前状态，其输出只是当前状态值的函数。
在单片SRAM的读写设计中，可采用计数器控制SRAM读写信号的产生，并设置SRAM地址计数器，同时采用状态机来实现空闲、读状态、写状态等不同状态的相互转换。其程序仿真结果如图4所示。

图4中，_RST_N为复位信号，S_ADDR为SRAM地址，S_WR_N为写信号，低电平有效，S_DATA为SRAM数据。
有一些数据采集系统对速度有较高要求，而对于资源要求则相对宽松一些。此时可以考虑采用两片SRAM进行数据交替存储。对于两片SRAM，可以进行乒乓操作来对数据存储区进行轮流读写。这种方式在EDA设计中比较常见，是控制数据流的一种方法，是以面积换取速度的典型操作。其基本思路是通过存储器选择单元，在数据流控制的第一个周期，将数据写入第一块存储器；然后在第二个周期，将数据写入第二块存储器，同时通过存储器选择，将第一块存储器的数据流读出，送到相关处理单元，如cpu等；最后，在第三个周期，则再次切换数据读写，将前次的数据输入与输出模块交换。数据流读写交替次数可以根据实际情况设定。
两片SRAM的高速存储系统程序可使用自顶向下的方法设计。可将系统划分为若干个子模块，再将子模块向下划分为若干个基本单元。本系统的结构层次如图5所示。

对于低速cpu如单片机等，可以考虑采用DMA的方式进行存储；而对于中高速cpu，则可以考虑采用总线技术及流水线方式。而且存储器还可以采用dram、flash、FIFO、双端口RAM甚至硬盘。在实际设计时，要综合考虑各方面因素，从而给出最适合的方案。

5 结束语
采用CPLD作为主控制器，并结合存储器芯片IC61LV2568―8T设计的单片及两片乒乓操作高速存储方案，具有设计电路结构简单，可靠性高，软件较易移植，通用性强等优点。

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关键词： CPLD 高速存储