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可编程乘加器altmult_and可以接收多组数据输入，各组数据相乘后相加或相减作为结果输出。而且altmult_add在使用时可以根据需要设置乘法器个数、输入／输出数据格式、流水线控制时钟等参数，同时它还支持输入数据内部移位功能。
使用可编程多路并行加法器parallel_add模块时，用户可以自由设计输入数据位宽，累加数据个数，定义累加输入数据类型，模块最终自动生成适当位宽的数据输出。而且使用parallel_add模块做加法运算时，可以通过指定时钟延时以实现流水线设计，从而改善电路的性能，提高整个系统的工作频率。
图6为实现梯度计算而定制的altmult_add0模块，该乘加器包含3个乘法器，1个加法器而且为了改善电路的性能和提高系统的工作频率，在该模块中使用了寄存器。同时由于该模块使用了数据的内部移位功能，当某行的图像数据从dataa_0[7：0]依次输入时，经过3个时钟周期后，相邻的3个数据分别与固定的模板系数datab_0，datab_1，datab_2相乘，并将结果送给加法器完成加法运算。当采用三个这样类似的altmult_add模块并联时，便可实现卷积运算，而当卷积模板采用Sobel算子时，就可以获得像素点的水平梯度和垂直梯度。

在获得Gx和Gy后，还要通过公式才可以计算出对应像素点的梯度值。设计中可以使用QuartusⅡ提供的lpm_abs宏功能模块完成绝对值的计算。

图7为3×3图像区域，图8是基于altmult_add模块、parallel_add模块和lpm_abs模块构建的梯度计算模块对进行Sobel算子处理的QuartusⅡ仿真结果。由于采用了流水线设计，在第7个时钟的上升沿从Gx端，Gy端分别输出有效的x方向和y方向梯度值，并在第9个时钟的上升沿从Gf端输出图7的中心像素点的梯度，这个仿真结果与利用公式计算出的梯度值完全相同。

3 仿真结果
为了更加直观地验证该系统的边缘检测效果，在系统功能验证时采用Matlab和Modelsim进行混合仿真，仿真结果如图9所示。图9(a)为一幅256×256的原始图像，图9(b)为设定门限T为125的Matlab程序对原始图像的Sobel边缘检测结果。图9(c)为该设计的Sobel边缘检测结果。比较图9(b)和图9(c)，可以看出该设计得到的结果几乎与Matlab的仿真结果完全一样，即该设计取得了很好的边缘检测效果。

4 结 语
该设计利用QuartusⅡ软件提供的可编程乘加器altmult_add模块、可编程多路并行加法器parallel_add模块和绝对值计算模块lpm_abs，及使用VerilogHDL设计的门限处理模块和其他相应的控制模块，完成基于FPGA的Sobel边缘检测的硬件设计。该方法既避免了自己编写大量程序代码的繁琐，又获得很好的综合和实现结果。最后通过与Matlab的仿真结果相比较证明了本设计可以有效地实现Sobel边缘检测。

关键词： Sobel FPGA 边缘检测