电子产品世界

　　Mentor Graphics公司(Mentor Graphics Corporation)今日宣布，公司已对台积电Reference Flow 10.0中的工具和技术进行扩展。扩展的Mentor®流程支持复杂的集成电路高级功能验证、28nm 集成电路 netlist-to-GDSII实现、与无处不在的Calibre®物理验证和DFM平台更加紧密的集成和版图感知测试故障诊断工具。此外，新推出的Mentor流程还以Mentor工具解决功能验证、集成电路实现和集成电路测试中的低功耗设计问题。

　　“Mentor Graphics继续扩大Reference Flow系列产品的范围，从系统级到功能验证、布局布线、物理验证和硅片测试，再到提供新的解决方案，如低功耗、工艺多变性和硅片良品率分析，力争使其覆盖整个集成电路设计周期”，台积电设计架构市场部高级总监庄少特表示。

　　Reference Flow 10.0 Mentor流程新增添了许多功能，包括台积电Reference Flow中的首个Mentor实现解决方案，即Olympus-SoC™布局布线系统。对于高级的集成电路实现，Olympus-SoC系统的新功能成功解决了片上变异、28nm布线和低功耗设计问题：

• 高级阶段OCV分析和优化——设置不同阶段的OCV数值，帮助减少失败率，实现更快的设计收敛。
• N28布线规则——为整个netlist-to-GDSII流程提供28nm支持，包括支持28nm transparent half-node。
• 分离式Power Domain——支持在同一电压域设多个floor plan，以最大程度减少拥挤程度和层次化修改。
• UPF层次化低功耗自动化——为基于UPF的低功耗设计提供top-down和自bottom-up的支持，赋予设计师更多灵活性。

　　对Olympus-SoC和Calibre平台内的DFM功能进一步扩展和集成，以解决28nm级或更高级别的工艺多变性问题

• 光刻热点修复——利用Olympus-SoC布局布线工具自动修复Calibre LFD™检测到的光刻热点来提高良品率。
• 快速收敛解决金属填充时序和ECO——Olympus-SoC系统调用Calibre CMPAnalyzer工具(配合台积电的VCMP仿真器工作)来分析厚度变异对时序的影响。Olympus-SoC工具还支持层次化、递增和时序驱动金属填充流程，极大地提高了良品率，降低了失败率。
• Cell-index感知布局——为管脚难以处理的模块分配更多空间，降低拥挤程度，加速布线。
• 电气DFM——集成Calibre xRC™和Calibre CMPAnalyzer产品，允许将仿真厚度信息合并到寄生参数提取结果中，以驱动精确的电路仿真。它还将统计性寄生参数信息发送给Mentor Eldo®电路仿真器，为更高效的边角仿真和统计分析提供解决方案。

　　此外，Calibre nmDRC和Calibre nmLVS产品还支持Reference Flow 10.0封装(SIP)设计中的2D和3D系统sign-off物理验证。

　　Reference Flow 10.0加入了TestKompress®和YieldAssist™产品的新特性，用于更好的缺陷检测、功耗感知测试和故障诊断：

• 嵌入式多检测ATPG——提高桥接缺陷检测，而不增加样式大小或测试时间。
• 版图感知诊断——减少错误的桥接/开路疑点，提高诊断精度，为有效的良品率分析建立基础。
• 低功率ATPG——利用恒定解压器和现有时钟门控功耗感知控制，降低扫描测试所有阶段的功耗。

关键词： Mentor Reference Flow Calibre Olympus-SoC TestKompress YieldAssist

加入微信
获取电子行业最新资讯
搜索微信公众号：EEPW
或用微信扫描左侧二维码