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　　由m0、ml、m2、m3组成的镜像是运算放大器的启动电路，在运算放大器不工作时对电容C1充电。电阻R1和电容C1构成一个RC滤波器，对信号起到滤波的作用。m4、m5、m6三个晶体管构成DLL的延迟线(VCDL)。在这个电路中只需要一级延迟就足够了。在这个延迟线旁边的电容C2的值越大，则延迟越多。C2旁边三个反相器构成一个锁存结构，它的主要作用就是输出一个比较理想的方波。

　　2. 2电路仿真与分析

　　对图4的电路，在Cadence spectre环境下进行了仿真。输入电平的周期为4 ns，时钟占空比为45％，基准电压为3．3 V。运算放大器与电容c．组成电荷泵。电荷泵的输出见图5。时钟稳定电路稳定工作，Vout有30 mV的波动，Vout波动越小表示压控延迟线时钟输出的抖动越小。

　　此外，还可以得到，运算放大器的闭环增益为75．074 9 dB。0 dB对应的相位为一109．818°，所以它的相位裕度为70．182°。显然，该运算放大器的参数是比较好的。

　　图6为时钟占空比调整情况。从图中可以看出该DLL能调整占空比到49．4％(1．977 4／4≈49．5％)。实际上该时钟稳定电路在时钟周期4 ns时，能调节25％~75％的占空比接近于50％左右；而在时钟周期10 ns时，可调节的范围达到10％~90％。

　　图7为延迟锁相环的输出眼图。其实在A、B之间有几百条上升沿。从图中可以看出，峰．峰值抖动为341．8l fs。对于250 M这个抖动值已经相当小了。

　　3 版图设计

　　利用JAZZ提供的PDK进行工艺接口，版图设计由该公司提供相应规则，具体针对线宽、接触孔、通孔、线距等作了相关规定，并且设计过程中充分利用该公司提供的Pcell作相应的版图设计，这样相应工作得到了很多的简化。具体的设计规则涉及IP问题，故略去。本文给出时钟稳定电路的整个版图，如图8所示。

　　该芯片总面积为0．74 mm×1．44 mm。其中，最左边的CLK一，CLK+为输入端，本文只用到CLK一一端作为输入端就足够了；右上角的CHKl、CHK2为输出的大管子；最中间为运算放大器。

　　4 结语

　　本文介绍了用一个简单的延迟锁相环来实现高速A／D转换器中的时钟稳定电路。该延迟锁相环具有两个作用：(1)调节采样时钟占空比；(2)控制采样时钟的抖动。本文以一些典型的基奉模拟IC为设计基础，着重对延迟锁相环电路的各个单元电路设计逐一进行了分析和研究，并对总体电路进行了功能和参数的模拟分析，其结果较为满意。在此基础上进行了工艺及版图设计和分析，在完成工艺版图设计后，采用DRC、ERC、Calibre、Extract和LVS等CAD工具对版图进行了参数提取及验证工作，保证了电路和版图的一致性。

关键词： 高速A/D转换器 延迟锁相环 占空比稳定 时钟抖动